Verilog实现Mips五级流水CPU

MIPS

项目仓库请见https://github.com/ZhangFirst1/MIPS

使用Verilog实现的Mips CPU，实现了简易的五级流水。项目使用Vivado构建。
实现了ori、or、and、xor、sll、jal、beq、sw、lw、subu、addu指令。解决了流水线数据相关与load相关问题。
测试请使用Mars生成16进制指令码，修改mips/inst_rom.data文件。 参照书籍《自己动手写CPU》实现。