12 2017 档案

摘要:概述: FIFO是电路设计中非常重要的一个基本电路。一般的超大规模集成电路中,都会用到FIFO。所以,FIFO是每个SOC设计和验证工程师必须掌握的一种核心电路。 FIFO电路又分为异步FIFO和同步FIFO。 同步FIFO:读写时钟为同一个时钟的FIFO,即为同步FIFO。 异步FIFO:读写时钟 阅读全文
posted @ 2017-12-28 10:48 宙斯黄 阅读(2862) 评论(0) 推荐(0) 编辑
摘要:AMBA:Advanced Microcontroller Bus Architecture,是ARMA公司的片内互联总线协议。 1995 - AMBA1.0 APB外设总线及ASB系统总线发布。 1999 - AMBA2.0 AHB系统总线发布,APB总线升级为同步总线。 2003 - AMBA3 阅读全文
posted @ 2017-12-27 17:55 宙斯黄 阅读(6438) 评论(0) 推荐(0) 编辑
摘要:我们知道,verilog语法标准中是没有program的,program是systemverilog语法标准新增的内容。 那么,为什么要新增一个program呢?主要考量是基于电路的竞争与冒险。 为避免仿真和设计竞争问题(race condition),systemverilog中引入了progra 阅读全文
posted @ 2017-12-27 11:38 宙斯黄 阅读(3185) 评论(0) 推荐(0) 编辑
摘要:随着IC设计复杂度的提高,模块间互联变得复杂,SV引入接口,代表一捆连线的结构。 Systemverilog语法标准,新引入一个重要的数据类型:interface。 interface主要作用有两个:一是简化模块之间的连接;二是实现类和模块之间的通信; 接口(interface)为硬件模块的端口提供 阅读全文
posted @ 2017-12-27 11:29 宙斯黄 阅读(12016) 评论(1) 推荐(3) 编辑
摘要:掉电用例一般跟低功耗相关,主要包含三个概念:isolation,retention和level shifter。 根据电源的作用效果,可以分为常开区和掉电区。 当一个芯片中的电源数目不止一个的时候,就需要小心谨慎的描述各个电源之间的关系。这种设计类型被称为Multi-Voltage(MV)。 其中又 阅读全文
posted @ 2017-12-25 16:42 宙斯黄 阅读(3564) 评论(0) 推荐(0) 编辑
摘要:在Verilog中,设计组合逻辑和时序逻辑时,都要用到always: 仅从关键字上,看不出设计者想要一个什么样的电路。 SystemVerilog把always关键字细化了。对不同的设计要求有不同的关键字: comb是combinational的缩写,always_comb表示设计者想要设计一个组合 阅读全文
posted @ 2017-12-03 18:02 宙斯黄 阅读(25504) 评论(1) 推荐(4) 编辑

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