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05 2013 档案

摘要:Useful SystemVerilog System TasksTask NameDescriptionsscanf(str,format,args);sscanf 将字符串按照某个模板格式进行扫描,其字符串格式和C语言中的printf()函数类似sformat(str,format,args);sformat是sscanfargsdisplay(format,args);displayVerilogprintfstdoutsformatf(format,args);sformatfs 阅读全文
posted @ 2013-05-29 15:37 宙斯黄 阅读(883) 评论(0) 推荐(0) 编辑
摘要:读英文文献经常会碰到一些关键术语,今天看了Assert和deassert,把它们的含义转载出来,供大家查阅。 1、Assert(Asserting、Asserted); assert的意思就是把信号变为active(可以理解为有效),根据系统有求不同,该有效电平可以是高电平(即高有效)也可以是低电平(即低有效)。 2、De-assert(Deassert、deasserting、deasserted); de-assert的意思就是解除active状态,就是信号变为非active状态,可以是高也可以是低。 3、下面是对它们的英语解释: Assert:Set a signal to its “. 阅读全文
posted @ 2013-05-15 10:04 宙斯黄 阅读(17936) 评论(0) 推荐(0) 编辑
摘要:在传统的设计中,软件似乎不是硬件设计和验证工程师一开始就关心的事情。RTL设计就是硬件设计,而Testbench的设计目的就是激励、响应、检查硬件的RTL设计的行为是否正确。Testbench是为验证RTL代码而设计,因此很多时候Testbench所完成的工作大部分都是软件工作,在SoC 设计中更是如此。因此,实际上,采用C/C++等软件语言更适合Testbench。Testbench大都是行为模型,所有的硬件描述语言都支持行为级建模。对于SystemC,行为级建模似乎更加重要。为了强调行为建模的重要性,在SystemC和 SystemVerilog逐渐流行的同时,transaction l. 阅读全文
posted @ 2013-05-14 19:16 宙斯黄 阅读(1536) 评论(0) 推荐(0) 编辑

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