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posted @ 2012-08-09 15:44 宙斯黄 阅读(109) 评论(0) 推荐(0) 编辑
摘要: 最近看RISC CPU设计,发现里面的设计有Latch,以前记得总是说最好不要用Latch,所以就有点怀疑,于是查了一些资料,发现虽然Latch有一定的缺点,但是既然它存在,就肯定就有优点,原来它占用面积更小,运行速度更快,所以有时会用在CPU设计,但是在普通设计中,还是不提倡的,既然提到了Latch,那就不能不说说和它相关的几个其它概念:触发器、寄存器。锁存器(latch):我听过的最多的就是它是电平触发的,呵呵。锁存器是电平触发的存储单元,数据存储的动作取决于输入时钟(或者使能)信号的电平值,当锁存器处于使能状态时,输出才会随着数据输入发生变化。(简单地说,它有两个输入,分别是一个有效信号 阅读全文
posted @ 2012-08-09 15:42 宙斯黄 阅读(1992) 评论(0) 推荐(0) 编辑
摘要: 1. 数据准备。对于 CDN 的 Silicon Ensemble而言后端设计所需的数据主要有是Foundry厂提供的标准单元、宏单元和I/O Pad的库文件,它包括物理库、时序库及网表库,分别以.lef、.tlf和.v的形式给出。前端的芯片设计经过综合后生成的门级网表,具有时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF(Design Exchange Format)文件。(对synopsys 的Astro 而言, 经过综合后生成的门级网表,时序约束文件 SDC 是一样的,Pad的定义文件--tdf , .tf 文件 --technology file, F 阅读全文
posted @ 2012-08-09 15:37 宙斯黄 阅读(762) 评论(0) 推荐(1) 编辑
摘要: #*******************************************************************************************# File name: syn_script_templet.tcl# Author: xxx xxx xxx# Description: This file is just only a templet for synthesis, including basic synthesis flow.# Users can make it as reference design. #**************** 阅读全文
posted @ 2012-08-09 15:32 宙斯黄 阅读(1123) 评论(0) 推荐(0) 编辑
摘要: 综合概述综合技术的研究可以追溯到20世纪60年代,IBM公司T.J.Watson研究中心开发ALERT系统,将寄存器传输级算法描述转化成逻辑级的结构实现;20世纪70年代,综合技术发展迅速,但主要致力于较低层次的逻辑综合和版图综合;20世纪80年代中期,专用集成电路的广泛应用,要求芯片设计大规模、高性能、短周期,大大推动了从算法级设计描述向寄存器传输级设计描述转换的高层次综合技术。 1.逻辑综合概念逻辑综合负责将寄存器传输级的结构描述转化为逻辑层的结构描述,以及将逻辑层的结构描述转化为电路的结构描述。在数字IC设计领域常用的EDA综合工具中,最权威的要算Synopsys公司提供的综合工具。Sy 阅读全文
posted @ 2012-08-09 13:50 宙斯黄 阅读(4031) 评论(0) 推荐(0) 编辑
摘要: 1.1 什么是DC? DC(Design Compiler)是Synopsys公司的logical synthesis工具,它根据design description和design constraints自动综合出一个优化了的门级电路。它可以接受多种输入格式,如HDL、Schematics、Netlist等,并能生成多种性能report,在reducing design time的同时提高了设计的性能。1.2 DC能接受多少种输入格式? 支持 .db、.v、.vhd、.edif、.vgh、.lib等,.db一般是厂商的单元库;.v是veilog的后缀;.vhd是VHDL的后缀;.edif 和 阅读全文
posted @ 2012-08-09 11:15 宙斯黄 阅读(5675) 评论(0) 推荐(0) 编辑
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