随笔分类 -  Verify

摘要:概述: FIFO是电路设计中非常重要的一个基本电路。一般的超大规模集成电路中,都会用到FIFO。所以,FIFO是每个SOC设计和验证工程师必须掌握的一种核心电路。 FIFO电路又分为异步FIFO和同步FIFO。 同步FIFO:读写时钟为同一个时钟的FIFO,即为同步FIFO。 异步FIFO:读写时钟 阅读全文
posted @ 2017-12-28 10:48 宙斯黄 阅读(2863) 评论(0) 推荐(0) 编辑
摘要:随着IC设计复杂度的提高,模块间互联变得复杂,SV引入接口,代表一捆连线的结构。 Systemverilog语法标准,新引入一个重要的数据类型:interface。 interface主要作用有两个:一是简化模块之间的连接;二是实现类和模块之间的通信; 接口(interface)为硬件模块的端口提供 阅读全文
posted @ 2017-12-27 11:29 宙斯黄 阅读(12016) 评论(1) 推荐(3) 编辑
摘要:在Verilog中,设计组合逻辑和时序逻辑时,都要用到always: 仅从关键字上,看不出设计者想要一个什么样的电路。 SystemVerilog把always关键字细化了。对不同的设计要求有不同的关键字: comb是combinational的缩写,always_comb表示设计者想要设计一个组合 阅读全文
posted @ 2017-12-03 18:02 宙斯黄 阅读(25504) 评论(1) 推荐(4) 编辑
摘要:关于verilog systemverilog等的比较好的网站: http://www.renerta.com/ http://www.asic-world.com/ https://www.doulos.com/ 阅读全文
posted @ 2017-11-15 11:44 宙斯黄 阅读(936) 评论(0) 推荐(0) 编辑
摘要:VCS是编译型Verilog模拟器,它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能,其出色的内存管理能力足以支持千万门级的ASIC设计,而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。 VCS结合了节拍式算法和事件驱动算法,具有高性能、大规模和高精度的特点,适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成,并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面,它.. 阅读全文
posted @ 2013-07-15 11:36 宙斯黄 阅读(2497) 评论(0) 推荐(0) 编辑
摘要:By Moataz El-Metwally, Mentor GraphicsCairo EgyptAbstract :With the increasing adoption of OVM/UVM, there is a growingdemand for guidelines and best practices to ensure successful SoCverification. It is true that the verification problems did notchange but the way the problems are approached and the 阅读全文
posted @ 2013-06-20 10:18 宙斯黄 阅读(1728) 评论(0) 推荐(0) 编辑
摘要:2000年, Verisity Design(现在的Cadence Design System公司)引进了Verification Advisor(vAdvisor)采用了e语言,包含了激励的产生,自动比对的策略,覆盖率模型。e语言是面向对象语言,这是业界开始使用面向对象语言 进行测试平台的建立。2002年,Verisity公司公布了第一个验证库——e可重用方法学(eRM)。2003年,Synopsys公司公布了可重用验证方法学库(RVM),这个方法学采用了Synopsys公司的vera语言。2006年,Mentor公司公布了高级验证方法学(AVM)。这个方法学主要是采用了OSCI Syste 阅读全文
posted @ 2013-04-16 18:13 宙斯黄 阅读(2923) 评论(0) 推荐(0) 编辑
摘要:Formal Definition Timing Check Tasks are for verification of timing properties of designs and for reporting timing violations. Complete description: L 阅读全文
posted @ 2013-01-11 13:28 宙斯黄 阅读(2228) 评论(0) 推荐(0) 编辑
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posted @ 2012-07-12 18:30 宙斯黄 阅读(31) 评论(0) 推荐(0) 编辑
摘要:摘要:VMM是一种基于 SystemVerilog语言的验证方法学,它通过引入断言、抽象化、自动化与重用这四种机制提高了项目验证的生产率。本文通过一个实例介绍怎样利用 VMM建立基于事务的可重用的层次化验证平台。 0引言: 随着集成电路深亚微米时代的到来,集成电路的规模不断扩大,促进了系统级芯片 SoC(Systems-ON-a- Chip)的发展和应用。通常一个 SoC芯片的规模在几百万门至几千万门左右,面对如此高的复杂度,验证成为 SoC设计中最困难、最具挑战性的课题之一。VMM(Verification Methodology Manual)验证方法学采用 SystemVerilog.. 阅读全文
posted @ 2012-06-26 11:13 宙斯黄 阅读(648) 评论(0) 推荐(0) 编辑
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posted @ 2012-06-26 11:08 宙斯黄 阅读(27) 评论(0) 推荐(0) 编辑
摘要:1、在wave界面,将仿真波形保存为 .do文件(信号列表文件)。2、切换左边任务栏至“sim”,,点击保存,给将要保存的 .wlf文件(波形文件)命名为自己想要的名字,默认为vsim.wlf。(wlf文件为modelsim的wave log file文件格式)3、保存,OK,关闭modelsim(注意,必须关闭modelsim,否则打开wlf文件的时候,会提示未正常关闭,无法打开)。4、重启modelsim,open 之前保存的 .wlf文件,然后 load 对应的 .do文件。也可以使用命令行的格式打开此波形文件,举例如下:vsim -view wave.wlf -do run.do。 阅读全文
posted @ 2012-06-12 10:51 宙斯黄 阅读(3454) 评论(0) 推荐(0) 编辑

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