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随笔分类 -  Verilog

摘要:形参出现在函数定义中,在整个函数体内都可以使用, 离开该函数则不能使用。实参出现在主调函数中,进入被调函数后,实参变量也不能使用。 形参和实参的功能是作数据传送。发生函数调用时, 主调函数把实参的值传送给被调函数的形参从而实现主调函数向被调函数的数据传送。1.形参变量只有在被调用时才分配内存单元,在 阅读全文
posted @ 2018-01-12 16:12 宙斯黄 阅读(1491) 评论(0) 推荐(0) 编辑
摘要:概述: FIFO是电路设计中非常重要的一个基本电路。一般的超大规模集成电路中,都会用到FIFO。所以,FIFO是每个SOC设计和验证工程师必须掌握的一种核心电路。 FIFO电路又分为异步FIFO和同步FIFO。 同步FIFO:读写时钟为同一个时钟的FIFO,即为同步FIFO。 异步FIFO:读写时钟 阅读全文
posted @ 2017-12-28 10:48 宙斯黄 阅读(2862) 评论(0) 推荐(0) 编辑
摘要:我们知道,verilog语法标准中是没有program的,program是systemverilog语法标准新增的内容。 那么,为什么要新增一个program呢?主要考量是基于电路的竞争与冒险。 为避免仿真和设计竞争问题(race condition),systemverilog中引入了progra 阅读全文
posted @ 2017-12-27 11:38 宙斯黄 阅读(3185) 评论(0) 推荐(0) 编辑
摘要:随着IC设计复杂度的提高,模块间互联变得复杂,SV引入接口,代表一捆连线的结构。 Systemverilog语法标准,新引入一个重要的数据类型:interface。 interface主要作用有两个:一是简化模块之间的连接;二是实现类和模块之间的通信; 接口(interface)为硬件模块的端口提供 阅读全文
posted @ 2017-12-27 11:29 宙斯黄 阅读(12015) 评论(1) 推荐(3) 编辑
摘要:在Verilog中,设计组合逻辑和时序逻辑时,都要用到always: 仅从关键字上,看不出设计者想要一个什么样的电路。 SystemVerilog把always关键字细化了。对不同的设计要求有不同的关键字: comb是combinational的缩写,always_comb表示设计者想要设计一个组合 阅读全文
posted @ 2017-12-03 18:02 宙斯黄 阅读(25504) 评论(1) 推荐(4) 编辑
摘要:关于verilog systemverilog等的比较好的网站: http://www.renerta.com/ http://www.asic-world.com/ https://www.doulos.com/ 阅读全文
posted @ 2017-11-15 11:44 宙斯黄 阅读(936) 评论(0) 推荐(0) 编辑
摘要:最近在分析波形的时候,发现某个PAD模型的行为与想象的不一致,就进入stdcell里面看了下,主要是pmos和nmos相关的东西,暂列如下: 开关级基元14种 是实际的MOS关的抽象表示,分电阻型(前缀r表示)和非电阻型; (1)MOS开关 ·nmos开关:控制信号高,开关导通,否则关闭; ·pmo 阅读全文
posted @ 2017-11-15 10:00 宙斯黄 阅读(8725) 评论(0) 推荐(0) 编辑
摘要:1. What is the race condition in verilog?Ans :The situation when two expressions are allowed to execute at same instance of time without mentioning the order of execution.2. List the levels of abstraction in verilog?Ans : 1. Behavioral level 2. Register-Transfer level 3. Gate level 4. Switch levels3 阅读全文
posted @ 2013-06-18 19:13 宙斯黄 阅读(1187) 评论(0) 推荐(0) 编辑
摘要:Useful SystemVerilog System TasksTask NameDescriptionsscanf(str,format,args);sscanf 将字符串按照某个模板格式进行扫描,其字符串格式和C语言中的printf()函数类似sformat(str,format,args);sformat是sscanfargsdisplay(format,args);displayVerilogprintfstdoutsformatf(format,args);sformatfs 阅读全文
posted @ 2013-05-29 15:37 宙斯黄 阅读(883) 评论(0) 推荐(0) 编辑
摘要:Formal Definition Timing Check Tasks are for verification of timing properties of designs and for reporting timing violations. Complete description: L 阅读全文
posted @ 2013-01-11 13:28 宙斯黄 阅读(2227) 评论(0) 推荐(0) 编辑

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