随笔分类 - IC
摘要:一个类,只定义了而没有实例化,是没有任何意义的,但也有特殊情况,对于一个静态类,即其成员变量都是静态的,不实例化也可以正常使用; 类要想和DUT通信,不能在类里定义接口,会报错,只能在类里定义虚拟接口;若直接基于sv的测试平台中是在new函数中调用接口,在UVM中则通过uvm_config_db::
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摘要:形参出现在函数定义中,在整个函数体内都可以使用, 离开该函数则不能使用。实参出现在主调函数中,进入被调函数后,实参变量也不能使用。 形参和实参的功能是作数据传送。发生函数调用时, 主调函数把实参的值传送给被调函数的形参从而实现主调函数向被调函数的数据传送。1.形参变量只有在被调用时才分配内存单元,在
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摘要:最近在项目中,发现验证环境中的顶层的program(一般将program作为验证环境的入口),都是automatic的。 其实Program默认是static的,那么为什么需要把验证环境做成automatic呢? 原因如下: 如果不加automatic,则program中的变量是static,也就是
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摘要:概述: FIFO是电路设计中非常重要的一个基本电路。一般的超大规模集成电路中,都会用到FIFO。所以,FIFO是每个SOC设计和验证工程师必须掌握的一种核心电路。 FIFO电路又分为异步FIFO和同步FIFO。 同步FIFO:读写时钟为同一个时钟的FIFO,即为同步FIFO。 异步FIFO:读写时钟
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摘要:AMBA:Advanced Microcontroller Bus Architecture,是ARMA公司的片内互联总线协议。 1995 - AMBA1.0 APB外设总线及ASB系统总线发布。 1999 - AMBA2.0 AHB系统总线发布,APB总线升级为同步总线。 2003 - AMBA3
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摘要:我们知道,verilog语法标准中是没有program的,program是systemverilog语法标准新增的内容。 那么,为什么要新增一个program呢?主要考量是基于电路的竞争与冒险。 为避免仿真和设计竞争问题(race condition),systemverilog中引入了progra
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摘要:随着IC设计复杂度的提高,模块间互联变得复杂,SV引入接口,代表一捆连线的结构。 Systemverilog语法标准,新引入一个重要的数据类型:interface。 interface主要作用有两个:一是简化模块之间的连接;二是实现类和模块之间的通信; 接口(interface)为硬件模块的端口提供
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摘要:关于verilog systemverilog等的比较好的网站: http://www.renerta.com/ http://www.asic-world.com/ https://www.doulos.com/
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摘要:VCS是编译型Verilog模拟器,它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能,其出色的内存管理能力足以支持千万门级的ASIC设计,而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。 VCS结合了节拍式算法和事件驱动算法,具有高性能、大规模和高精度的特点,适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成,并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面,它..
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摘要:By Moataz El-Metwally, Mentor GraphicsCairo EgyptAbstract :With the increasing adoption of OVM/UVM, there is a growingdemand for guidelines and best practices to ensure successful SoCverification. It is true that the verification problems did notchange but the way the problems are approached and the
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摘要:1. What is the race condition in verilog?Ans :The situation when two expressions are allowed to execute at same instance of time without mentioning the order of execution.2. List the levels of abstraction in verilog?Ans : 1. Behavioral level 2. Register-Transfer level 3. Gate level 4. Switch levels3
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摘要:1. What is clocking block?Ans: Clocking block can be declared using the keywords clocking and endclocking. A clocking block is mainly used in the testbench in order to avoid race conditions. Clocking blocks are used to assemble all the signals. They are useful in separating clocking activities from
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摘要:Useful SystemVerilog System TasksTask NameDescriptionsscanf(str,format,args);sscanf 将字符串按照某个模板格式进行扫描,其字符串格式和C语言中的printf()函数类似sformat(str,format,args);sformat是sscanf的反函数。将字符串按照给定的格式填入相应的参数args中display(format,args);display就是Verilog的printf语句,在stdout上显示格式化的字符串sformatf(format,args);sformatf任务和s
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摘要:PrimeTime是Synopsys的一个单点的全芯片、门级静态时序分析器。它能分析大规模、同步、数字ASICS的时序。PrimeTime工作在设计的门级层次,并且和Synopsys其它工具整合得很紧密。 基本特点和功能: 时序检查方面:建立和保持时序的检查(Setup and hold checks)重新覆盖和去除检查(Recovery and removal checks)时钟脉冲宽度检查(Clock pulse width checks)时钟门锁检查(Clock-gating checks) 设计检查方面:没有时钟端的寄存器没有时序约束的结束点(endpoint)主从时钟分离(Maste
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摘要:Formal Definition Timing Check Tasks are for verification of timing properties of designs and for reporting timing violations. Complete description: L
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摘要:1.使用语言:VHDL/verilog HDL2.各阶段典型软件介绍:输入工具:SummitSummit公司仿真工具:VCS, VSSSynopsys 公司 综合器:DesignCompile, BC CompileSynopsys 公司 布局布线工具:Preview 和Silicon EnsembleCadence公司版图验证工具:Dracula, DivaCadence公司静态时序分析: Prime TimeSynopsys 公司测试:DFTCompileSynopsys 公司3.流程第一阶段:项目策划形成项目任务书(项目进度,周期管理等)。流程:【市场需求--调研--可行性研究--论证-
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摘要:众所周知,VCD格式的波形文件是verilog语法标准里支持的格式,所有的仿真工具都会支持这一格式。但是VCD格式的文件有很一个非常显著的缺点,那就是,它dump的文件实在是有点太大,尤其是你的设计很庞大,或者仿真运行的时间很长的话,文件将大的让你不能忍受!我就曾经产生了一个几百GB的超巨大的波形文件。结果,文件太大,无法使用。所以,很有必要使用一种比VCD文件小十数倍甚至数十倍的波形文件格式fsdb格式。fsdb格式不是所有的仿真工具都支持的,它必须借助第三方工具Novas来产生。为了产生fsdb文件,费了我不少功夫,现在记录如下,供大家参考:以下设置均是在RedHat服务器设置并验证通过。
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摘要:仿真是IC设计不可或缺的重要步骤,仿真后一般需要记录下波形文件,用于做详细分析和研究。说一下几种波形文件WLF(Wave Log File)、VCD(Value Change Dump)文件,fsdb(Fast Signal DataBase)文件、shm、vpd:对于WLF波形日志文件,只要我们使用过modelsim,应该都很熟。WLF(Wave Log File) 是Mentor Graphics 公司Modelsim支持的波形文件。但我们在波形窗口观察波形时,仿真结束时都会生成一个*.wlf的文件(默认是vsim.wlf)。我们下次就可以通过通过modelsim直接打开这个保存下来的波形
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摘要:Signoff是IC设计中的一个重要的概念,他指的是成功完成IC设计的所有检查的一个标志。在ASCI设计中,有以下两次sign-off。1. 前仿真(功能仿真)在设计的电路进入布局布线前应检查其功能是否符合设计要求,这一仿真验证称之为第一次sign-off。2.后仿真(时序仿真)设计经过布局布线之后,使用EDA工具进行寄生参数提取,形成精确的post-layout电路网表,对此网表做时序仿真,来检查时序行为是否符合要求,这一过程称之为第二次sign-off。之后就可以进入foundry流片生产了。Sign-off分析做的是否完整和完备对IC产品的质量是至关重要的,若在这个阶段查找到问题并加以修
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