触发器（二）
3.T触发器
3.2Verilog描述
1 module(T,clk,Q);
2
3 input T,clk;
4 output reg Q;
5
6 always@(posedge clk)
7 begin
8 if(T)
9 Q<=~Q;
10 end
11
12 endmodule
4.JK触发器
4.1定义
JK触发器具有置0、置1、保持和翻转功能，在各类集成触发器中，JK触发器的功能最为齐全。在实际应用中，它不仅有很强的通用性，而且能灵活地转换其他类型的触发器。由JK触发器可以构成D触发器和T触发器。
4.2Verilog描述
1 module JKFlipFlop(J,K,clk,Q);
2
3 input J,K,clk;
4 output reg Q;
5
6 always@(posedge clk)
7 begin
8 case({J,k})
9 2'b00:Q<=Q; //保持
10 2'b01:Q<=1'b0; //置0
11 2'b10:Q<=1'b1;//置1
12 2'b11:Q<=~Q;//翻转
13 endcase
14 end
15
16 endmodule
