摘要：
读RAM时的时序有两个风险：1、数据已经存储好，读所需的时间。2、数据同时更新，读所需的时间节点。对于前者，只要延时足够节拍就行。对于后者，还必须要考虑数据建立的时间，同样延时的准备可能会因为数据尚未建立而读出错误。 阅读全文
摘要：
今天在做某个module的RTL Simulation时，发现之前的do文件有问题，导致信号没有导入。将sim中的XXX_tb设置成了XXX所致。改正后无误。 可参考： https://www.cnblogs.com/Jezze/archive/2012/09/14/2684333.html 阅读全文
摘要：
发现Xilinx planAhead的启动时间约需10秒钟。 阅读全文
摘要：
一是安装。可以在Windows 10下安装Xilinx ISE 14.7. 详见：https://www.eevblog.com/forum/xilinx/guide-getting-xilinx-ise-to-work-with-windows-8-64-bit/?action=printpage 阅读全文
摘要：
今天发现，不同的器件型号下由IP core生成的模块有时不通用，在实现(implementation)时会出现translate错误。 阅读全文
摘要：
在Xilinx ISE中使用Synopsys Synplify综合时，注意约束文件*.ucf需在当前工程的文件夹下。不要将其它文件夹下的同名文件的约束当成当前工程下文件的约束。 阅读全文
摘要：
Error: “the second byte of the cjk code is out of range” 发生在使用pdflatex和bibtex时。可能是.bib文档中出现了中文字符，包括中文中划线。 阅读全文
摘要：
在Xilinx ISE中使用Synopsys Synplify 综合比较方便，但有时会出现如下错误： "ERROR:NgdBuild: - logical block ' ' with type ' ' could not be resolved. A pin name misspelling ca 阅读全文