FPGA综合的约束

    近日发现,有些逻辑电路的综合时间约束和布局布线约束相差太大时,难以布通。此时,应该选择尽量接近的时钟约束。

posted @ 2019-08-05 17:46  strchn  阅读(510)  评论(0编辑  收藏  举报