仿真时寄存器究竟在时钟沿的什么时刻赋值？

 1 现象：

　　仿真在140ns位置处，时钟clk上升沿一来，data_in和data_in_reg同步变化? 但是，data_in_reg为寄存器，它与数据源data_in同时变化，这与寄存器赋值会有一拍延时相矛盾。例如：cnt与data_out两个信号，data_out比cnt延时一拍。

2 原因

        由于data_in不是由寄存器驱动的，而是在testbench中直接赋值，modelsim在分析时，认为此时data_in的值已经更新为1，故将data_in直接赋值给data_in_reg，在理想仿真情况下，寄存器的输入与输出没有延时，data_in_reg更新为1。

3 解决：

（1）在testbench中错开时钟沿赋值；

 （2）在RTL中加入#1延迟；

 

 4 相关程序

（1）设计程序

module register_test(
    input        wire            clk,
    input     wire            rst_n,
    input     wire     [7:0]    data_in,
    output     reg     [7:0]    data_in_reg,
    output     reg     [7:0]    data_out
);

    reg        [7:0]        cnt;
    
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            data_in_reg <= 8'd0;
        else
            data_in_reg <= data_in;
    end
    
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            cnt <= 8'd0;
        else
            cnt <= cnt + 1'b1;
    end
    
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            data_out <= 8'd0;
        else
            data_out <= cnt;
    end

endmodule 

（2）仿真程序

`timescale 1ns/1ns

module register_test_tb();

    reg                        clk;
    reg                        rst_n;
    reg                 [7:0]    data_in;
    wire                 [7:0]    data_in_reg;
    wire                 [7:0]    data_out;

    integer             i;
    
    register_test register_test_inst(
        .clk                    (clk),
        .rst_n                (rst_n),
        .data_in                (data_in    ),
        .data_in_reg        (data_in_reg),
        .data_out            (data_out)
    );

    initial clk = 1;
    always #10 clk = ~clk;
    
    initial begin
        rst_n = 0; data_in = 0;
        #100; rst_n = 1;
        #20;
        for(i=0;i<15;i=i+1)begin
            data_in = i;
            #20;
        end
        #20;
        $stop;
    end

endmodule

 

参考资料：

（1）小梅哥Verilog语法常见知识讲解_哔哩哔哩_bilibili；