基于FPGA的4位减法器结构化设计

1. 设计要求：

　　设计一个4位减法器，采用结构化设计。该设计名为sub_4bit，其顶层设计如下图所示，有三个输入量：被减数x[3:0]，减数y[3:0]，低位向本位的借位bin；有两个输出量本位差dif[3:0]，本位向高位的借位bout。数学表达式为：(x + bout) – y – bin = diff

2. 设计实现

　　4位减法器由四个全减器构成，1位全减器由两个半减器和1个或门构成，如下图所示。

（1） 半减器：

　　半减器用于计算两个二进制数x和y的剑法，输出结果d和向高位的借位bo，没有考虑低位向本位的借位。

（2） 全减器

　　全加器有三个输入量：被减数Ai，减数Bi，低位向本位的借位Ci-1；有两个输出量本位差Si，本位向高位的借位Ci。其真值表如下所示：

（3）4位减法器由四个1位全减器通过串行级联构成，本机的借位作为下一级的借位输入。按照数学知识，减法是从最低位开始，依次向高位计算，这样做的原因是，高位不知道低位的2个数相减，有没有借位。所以借法计算，只能是从低到高依次计算。

3. 设计实现

（1）4位减法器设计与实现

module sub_4bit(
    input     wire        [3:0]        x,
    input     wire         [3:0]        y,
    input     wire                     bin,
    
    output     wire         [3:0]        dif,
    output     wire                     bout
);

    wire                         bout1;
    wire                        bout2;
    wire                        bout3;

    full_sub full_sub_inst0(
        .x                    (x[0]),
        .y                    (y[0]),
        .bin                (bin),

        .dif                (dif[0]),
        .bout                (bout1)
    );
    
    full_sub full_sub_inst1(
        .x                    (x[1]),
        .y                    (y[1]),
        .bin                (bout1),

        .dif                (dif[1]),
        .bout                (bout2)
    );
    
    full_sub full_sub_inst2(
        .x                    (x[2]),
        .y                    (y[2]),
        .bin                (bout2),

        .dif                (dif[2]),
        .bout                (bout3)
    );
    
    full_sub full_sub_inst3(
        .x                    (x[3]),
        .y                    (y[3]),
        .bin                (bout3),

        .dif                (dif[3]),
        .bout                (bout)
    );    
        
endmodule 

（2）全减器设计与实现

module full_sub(
    input     wire                    x,
    input     wire                     y,
    input     wire                     bin,
    
    output     wire                     dif,
    output     wire                     bout
);

    wire                     dif_xy;
    wire                    bout_xy;
    wire                     bout_xybin;
    
    half_sub half_sub_inst0(
        .x                    (x),
        .y                    (y),

        .dif                (dif_xy),
        .bout                (bout_xy)
    );
    
    half_sub half_sub_inst1(
        .x                    (dif_xy),
        .y                    (bin),

        .dif                (dif),
        .bout                (bout_xybin)
    );
    
    assign bout = bout_xy | bout_xybin;

endmodule 

（3）半减器设计与实现

module half_sub(
    input     wire                    x,
    input     wire                     y,
    
    output     wire                     dif,
    output     wire                     bout
);

    assign dif     = x ^ y;
    assign bout = (~x) & y;

endmodule 

4. 仿真验证

`timescale 1ns/1ps

module sub_4bit_tb();

    reg            [3:0]        x;
    reg             [3:0]        y;
    reg                         bin;
    
    wire             [3:0]        dif;
    wire                         bout;

    sub_4bit sub_4bit_inst(
        .x                    (x),
        .y                    (y),
        .bin                (bin),

        .dif                (dif),
        .bout                (bout)
    );
    
    initial begin
        repeat(20)begin
            x         = {$random}%16;
            y         = {$random}%16;
            bin     = 1'b0;
            #20;
        end
    end
    
endmodule 

5. 参考资料

（1）【HDL系列】半减器、全减器和减法器原理和设计 - 知乎 (zhihu.com)；