随笔分类 -  Verilog语法

仿真时寄存器究竟在时钟沿的什么时刻赋值？
摘要：1 现象： 仿真在140ns位置处，时钟clk上升沿一来，data_in和data_in_reg同步变化? 但是，data_in_reg为寄存器，它与数据源data_in同时变化，这与寄存器赋值会有一拍延时相矛盾。例如：cnt与data_out两个信号，data_out比cnt延时一拍。 2 原因 阅读全文
posted @ 2021-10-10 17:06 豌豆茶 阅读(345) 评论(0) 推荐(0) 编辑

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