随笔分类 - 组合逻辑电路
摘要：1 74ls148简介 74ls148是8线－3线优先编码器，将 8 条数据线（0－7）进行 3 线（4-2-1）二进制（八进制）优先编码，即对最高位数据线进行译码。利用选通端（EI）和输出选通端（EO）可进行八进制扩展。 2 74ls148管脚图和逻辑图 管脚介绍 0－7 编码输入端（低电平有效）
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摘要：1 项目介绍 在显示温度、电压、电流等数据时，通常需要将二进制数据转换成十进制进行显示。最常用的方法是将二进制转换成BCD码（8421）。 对于一个两位的数值，对10取除可以得到其十位的数值，对10取余可以得到个位的数值。对于Verilog来说它的标准是支持除法和取余运算的，综合器也会有IP可以进行
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摘要：1 设计要求 设计一个4位二进制数乘法器，采用查找表实现（这里将高位宽的数据分解成低位宽的数据再调用查找表乘法器）。 2 设计分析 2.1 架构设计 4位乘法器的框图如下图所示。其中，clk为系统时钟，rst_n系统复位，低电平有效，a[3:0]为被乘数，b[3:0]为乘数，out[7:0]为积。
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摘要：1. 设计要求： 设计一个4位二进制数乘法器，采用查找表实现。 2. 设计分析 2.1 架构设计 4位乘法器的框图如下图所示。其中，a[3:0]为被乘数，b[3:0]为乘数，m[7:0]为积，即乘法结果。 2.2 查找表 查表法，就是建一个表，里面存放了所有的乘法结果，乘数和被乘数用来作为地址去里面
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摘要：1. 设计要求： 设计一个4位减法器，采用结构化设计。该设计名为sub_4bit，其顶层设计如下图所示，有三个输入量：被减数x[3:0]，减数y[3:0]，低位向本位的借位bin；有两个输出量本位差dif[3:0]，本位向高位的借位bout。数学表达式为：(x + bout) – y – bin =
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摘要：1.项目介绍 数值比较器就是对两数A、B进行比较，以判断其大小的逻辑电路。 2. 设计要求： （1）设计一个16位比较器，比较两个数a和b的大小，有三个输出端（大于、小于或等于）。当a大于b，则obig=1，其余为0；当a小于b，则osmall=1，其余为0；当a等于b时，则oequal=1，其余为
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摘要：1. 设计要求： 设计一个4选1多路选择器，数据输入有四个，分别是dataa、datab、datac和datad，还需要一个选择端sel。因为输入有四路数据，选择端要求能够表现出四种状态，因而选择端位宽为2bit。 假设dataa、datab、datac和datad都是位宽为8bit的数据，当sel
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摘要：1. 项目介绍 多路选择器，也叫数据选择器或多路开关，在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路。数据选择器用于控制有效数据的输出，能够通过地址选择线来选定相应的通道作为输出，提高了数据的传输效率。（数据分配器用于数据的传输途径，在信号传输过程中能够通过地址选择线选择传输信道）。
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摘要：1. 设计要求： 设计一个4位二进制数除法器，如下图所示。其中，a[3:0]为被除数，b[3:0]为除数，s[3:0]为商，r[3:0]为余数。 2. 设计原理： 和十进制除法类似，以计算 27 除以 5 的过程为例：除法运算过程如下： (1) 取被除数的高几位数据，位宽和除数相同（实例中是 3bi
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摘要：1. 设计要求： 设计一个4位二进制数乘法器，如下图所示。其中，a[3:0]为被乘数，b[3:0]为乘数，m[7:0]为积，即乘法结果。 注意：为什么乘法结果的有效位数要定义为8位？如：15x15=225。一般情况下，乘法结果的有效位数应为两个乘数位宽之和，从而保证得到正确的结果。 2. 设计原理
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