2012年12月4日
摘要：
FPGA 中文意思现场可编程门阵列,以逻辑资源多,D触发器多,可以完成各种同步与异步时序电路设计.DSP,ARM 数据总线与FPGA进行数据交换,涉及到两个不同时钟的逻辑时序电路.对于两个异步时钟时序电路设计,常用的设计方法就是RAM 或FIFO 进行数据存储. 算了,不瞎侃了,介绍具体设计时候怎样让FPGA与DSP或ARM总线可靠通信.DSP 或 ARM 总线 管脚介绍: 数据线 : D0~D15 ; 地址信号: A0~Ax(根据不同地址空间大小); 读写信号: 读写分开的信号(或读写就是一根信号线); 地址选通信号: 该信号有效,地址信号有效; 页地址信号: 地址空间分段表示上面介绍的典型 阅读全文
摘要：
出自http://www.asic-world.com/。==========================================================================//-----------------------------------------------------// Design Name : uart// File Name : uart.v// Function : SimpleUART// Coder : Deepak Kumar Tala//-------------------------------------------... 阅读全文
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摘要：
--基于AD56XX的VHDL控制程序--设计者 eeleaderlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity Wr_Ad56XX is port ( clk: in std_logic;------20MHZ rst: in std_logic;------低电平有效 ctl_data:in std_logic_vector(11 downto 0); sclk:out std_logic; sync_n: out std 阅读全文
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摘要：
//任意整数倍的分频器module CLK_Division(CLK_In,CLK_In_N,CLK_Out); input CLK_In; input [31:0] CLK_In_N; output CLK_Out; reg CLK_Out; reg [31:0] CLK_Count; reg [31:0] CLK_Count_H; //分频计数器高电平计数 reg [31:0] CLK_Count_L; //分频计数器低电平计数 reg CLK_Count_Odd; //分频计数器奇数分频时低电平计数校正 reg CLK_Div_1; reg CLK_Div_2; always begin 阅读全文
摘要：
http://home.eeworld.com.cn/my/space-uid-210489-blogid-66899.htmlVerilog代码moduleuart#( parameterclk_freq=50000000, parameterbaud=9600)( inputsys_clk, inputsys_rst, outputrx_irq, outputtx_irq, inputuart_rx, outputuart_tx ); wire[7:0]rx_data; reg[7:0]tx_data; regtx_wr; always@(posedgesys_clk) begin ... 阅读全文
摘要：
今天花费了一天时间，研究i2c总线的特点。因为我要用FPGA设计操作i2c总线的时序.i2c总线是常用的串行总线。我要操作的串行eeprom AT24C512。该EEPROM 容量是512KBIT，内部按照每页128字节组织，总共是512页。根据我的设计构思，准备使用PAGE WIRET 和随机连续读 两种命令方式。读写准备按照页方式进行。根据我上面的要求，我仔细研读eeprom 手册。下面我分享我读书心得。第一点：芯片工作速度选择： 根据AT24C512手册可以知道，该款芯片的电压工作可以为1.8V-5.0V ； 不同电压等级I2C总线的最大工作速度不同。1.8V--最大工作速度fscl=1 阅读全文
摘要：
根据上面一篇研究AT24C512的DATASHEET 心得，设计如下利用FPGA读写 AT24C512的原创代码。在本代码中，设计目的，根据指定的页地址，利用随机顺序读方式和页写方式操作AT24C512， 每次读写128字节，即一页数据。端口定义如下：clk: 时钟信号，设计为20MHZ；rst: 复位信号，设计为0复位，1不复位 clk200k:i2c总线读写时钟 sck: at24c512时钟控制线 sdata: at24c512数据线 page_addr:读写的页地址 operate_cmd:读写命令；“00” 表示---读；“01”---表示写 i2c_ram_rd:RAM读信号，.. 阅读全文
摘要：
verilog语法规则1.Verilog分以下四个层次：l 低阶交换模型：电路由开关与储存点所组成l 逻辑间层次描述： 用and ,or, buf , not 等l 资料处理模型或暂存器转移层次：用于说明资料如何在暂存器中储存与传送。使用assign（电路所需功能的指定描述）来描述。l 行为模型： 只需要考虑模组的功能，使用always ,for ,while ,case等2.关键字keywords必须使用小写来表示。3.不能用于电路合成的verilog 语法：叙述：Delay, Initial, Repeat, Forever, Wait, Fork, Joi... 阅读全文