摘要：
`timescale 1ns/10ps module clock_mux ( // OUTPUTs // output clk_out, // Clock output // INPUTs // input clk_in0, // Clock input 0 input clk_in1, // Cl 阅读全文
摘要：
有毛刺的时钟切换电路 这个时钟切换电路是一个纯组合逻辑，输出时钟（OUT CLOCK）由选择信号（SELECT）控制，当SELECT为1时输出CLK1，反之，输出CLK0. 看似很简单，实现了时钟的切换，实则存在着很大的隐患，如下图所示： 对上图的Verilog描述： assign outclk = 阅读全文