03 2020 档案
摘要:`timescale 1ns/10ps module clock_mux ( // OUTPUTs // output clk_out, // Clock output // INPUTs // input clk_in0, // Clock input 0 input clk_in1, // Cl
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摘要:有毛刺的时钟切换电路 这个时钟切换电路是一个纯组合逻辑,输出时钟(OUT CLOCK)由选择信号(SELECT)控制,当SELECT为1时输出CLK1,反之,输出CLK0. 看似很简单,实现了时钟的切换,实则存在着很大的隐患,如下图所示: 对上图的Verilog描述: assign outclk =
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摘要:用finesim,不能用多线程,不然rom加速没法用。 input.ckt里面添加option: .option finesim_accelerate_rom=1 然后提交仿真:bsub -I finesim input.ckt
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摘要:在正规表达式中使用 和 符号括起正规表达式,即可在后面使用\1、\2 等变量来访问 和 中的内容。 例如有下列英汉对照文本: adapter 适配器address 地址algebraic data type 代数数据类型 想要把英语单词和汉字中间的空格换成制表符\t,可以使用
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