摘要：
User Defined Primitives这是一篇很浅显易懂的介绍Verilog UDP的文章，翻译过来留存，原文可参考这里。l 介绍Verilog有内建原语如门，传输管，开关等，这些都是相当小的原语，如果我们需要更为复杂的原语，verilog提供了UDP，也就是用户定义原语（User Defined Primitives）. 使用UDP可以建模组合电路和时序电路。l 语法UDP以保留字primitive开始，以endprimitive结束，并紧接着原语的Ports/terminals。这与module的定义类似。UDP应该定义在module和endmoudle外面。View Code . 阅读全文
