摘要：
用Verilog编写时，always@（a,b,posedge cp) 为什么不对啊？正确的应该怎么写？always @(a or b) begin/* your code */endalways @(posedge cp) begin/* your code */end电平敏感和跳变沿敏感不能混在一个always里面。另外，下面的写法也是可以的。always @(posedge clk1 or posedge clk2) begin/* your code */end 阅读全文
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clk为什么要用posedge，而不用negedgeVerilog中典型的counter逻辑是这样的：123456789101112131415always@(posedge clk or negedge reset) beginif(reset == 1'b0)reg_inst1 <= 8'd0;else if(clk == 1'b1)reg_inst1 <= reg_inst1 + 1'd1;elsereg_inst1 <= reg_inst1;endclk为什么要用posedge，而不用negedge呢？请教丹内先生，答案如下：一般情况下 阅读全文
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3-8译码器的输入是3个脚,输出是8个脚。用高低电平来表示输入和输出。输入是二进制。3只脚也就是3位二进制数。输入可以3位二进制数。3位二进制最大是111 也就是8。输出是8个脚，表示10进制。是根据输入的二进制数来输出。如果输入是101 那么就是第5只脚高电平，表示二进制数是5。 其实3-8译码器的功能就是把输入的3位2进制数翻译成10进制的输出。以低电平输出为例：第一种：case语句`timescale 10ns/1nsmodule decode3_8 (data_out,data_in,enable) ;input [2:0] data_in;input enable;output [7 阅读全文
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我们最常用的是七段式和八段式LED数码管，八段比七段多了一个小数点，其他的基本相同。所谓的八段就是指数码管里有八个小LED发光二极管，通过控制不同的LED的亮灭来显示出不同的字形。数码管又分为共阴极和共阳极两种类型，其实共阴极就是将八个LED的阴极连在一起，让其接地，这样给任何一个LED的另一端高电平，它便能点亮。而共阳极就是将八个LED的阳极连在一起。其原理图如下。其中引脚图的两个COM端连在一起，是公共端，共阴数码管要将其接地，共阳数码管将其接正5伏电源。一个八段数码管称为一位，多个数码管并列在一起可构成多位数码管，它们的段选线（即a,b,c,d,e,f,g,dp）连在一起，而各自的公共端 阅读全文
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前几天看网上一个人说在仿经典基础程序按键消抖实验的时候0 error、0 warning，正好我也在仿这个实验，就想说看看我能不能也出现这样爽的结果，没想到最后出了6个warning，于是施展搜索大法，力争把几个warning消灭掉！1.Warning: An incorrect timescale is selected for the Verilog Output (.VO) file of this PLL design. It's required that the timescale should be 1 ps when simulating a PLL design in 阅读全文
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为了在Quartus® II的Pin Planner中改变一个I/O bank的电压，你可以参考下面的步骤（假如使用的是IOBANK_1）：1. 打开 Pin Planner (快捷键: CTRL + Shift + N)2.在Pin Planner窗口中点击右键菜单并选择 "Show I/O Banks".3. 在IOBANK_1文本框中点击右键菜单并选择 "I/O bank properties ..."4.用你选择的电压只来设置 I/O bank的 VCCIO。 阅读全文