用Verilog编写时，always@（a,b,posedge cp) 为什么不对啊？正确的应该怎么写？

用Verilog编写时，always@（a,b,posedge cp) 为什么不对啊？正确的应该怎么写？

 

always @(a or b)  begin
/* your code */
end

always @(posedge cp)  begin
/* your code */
end

电平敏感和跳变沿敏感不能混在一个always里面。

另外，下面的写法也是可以的。
always @(posedge clk1 or posedge clk2)  begin
/* your code */
end