摘要: 内容 与可综合Verilog代码所不同的是,testbench Verilog是在计算机主机上的仿真器中执行的。testbench Verilog的许多构造与C语言相似,我们可在代码中包括复杂的语言结构和顺序语句的算法。 1 always块和initial块 Verilog有两种进程语句:always块和initial块。always块内的进程语句,可用来模拟抽象的电路。 出于模拟的目的,alwa... 阅读全文
posted @ 2010-12-31 00:22 _安德鲁 阅读(4437) 评论(1) 推荐(3) 编辑