1组合逻辑电路--编码器和译码器

1.3.1 编码器

4输入2输出编码器代码如下

module encoder
(
    input [3:0] iA,
    output reg [1:0] oQ
);

always @(*)
begin
    oQ=2'b00;
    case(iA)
        4'b0001:oQ=2'b00;
        4'b0010:oQ=2'b01;
        4'b0100:oQ=2'b10;
        4'b1000:oQ=2'b11;
        default :;
    endcase 
end

endmodule 

RTL级视图如下

testbench代码如下

`timescale 1ns/1ns
module encoder_tb;

reg [3:0] ia;
wire [1:0] oq;

initial
begin
    ia=4'b0000;
    #20 ia=4'b0001;
    #20 ia=4'b0010;
    #20 ia=4'b0100;
    #20 ia=4'b1000;    
    #20 $stop;
end

encoder encoder_inst
(
    .iA(ia),
    .oQ(oq)
);

endmodule 

RTL级仿真波形如下

1.3.2 优先编码器

真值表如下，参考艾米电子

代码如下

module encoder
(
    input [3:0] iA,
    output reg [1:0] oQ
);

always @(*)
begin
    oQ=2'b00;
    if(iA[3])oQ=2'b11;
    else if(iA[2])oQ=2'b10;
    else if(iA[1])oQ=2'b01;
    else oQ=2'b00;        
end

endmodule 

RTL级视图

RTL级仿真波形

1.3.3 译码器

通过case语句很容易实现如数码管等译码电路。