摘要：
UVM工厂机制3问 1、注册在干啥 注册时添加的uvm_object_utils(class_name)或者uvm_component_utils(class_name)展开后有一条m_uvm_object_registry_internal的宏，这个宏定义了一个uvm_object_registr 阅读全文
摘要：
UVM的用例选择机制run_test() 1、编写基于UVM的最简单代码 harness.v module harness(clk, rst); input clk; input rst; endmodule test_uvm.sv ```sv `include "uvm_pkg.sv" impor 阅读全文
摘要：
systemverilog变量赋值，参数传递 1、变量类型 systemverilog中的变量可以分为两种，一种普通变量类型，一种是句柄变量类型。 普遍变量跟C/C++中的普通变量一样，而句柄变量则与C/C++中的指针变量或者引用变量类似。 内置类型，比如int,bit,这些类型定义的变量都是普通变 阅读全文
摘要：
事件等待（@event与wait(event.triggered)） 1、@event有竞争问题 program test; event e1; initial begin #10 ->e1; end initial begin #10 @e1; $display("hello"); end end 阅读全文