摘要：systemverilog变量赋值，参数传递 1、变量类型 systemverilog中的变量可以分为两种，一种普通变量类型，一种是句柄变量类型。 普遍变量跟C/C++中的普通变量一样，而句柄变量则与C/C++中的指针变量或者引用变量类似。 内置类型，比如int,bit,这些类型定义的变量都是普通变 阅读全文

摘要：事件等待（@event与wait(event.triggered)） 1、@event有竞争问题 program test; event e1; initial begin #10 ->e1; end initial begin #10 @e1; $display("hello"); end end 阅读全文

摘要：# timescale ## 1 timescale作用 \`timescale是Verilog中的预编译指令，指定位于它后边的module的时间单位和时间精度，直到遇到新的\`timescale指令或者\`resetall指令。它的语法如下： \`timescale time_unit / tim 阅读全文

摘要：# signed的作用 1. 在verilog中有时会用signed修饰符来修饰定义的数据，运算的时候也会用$signed()任务来强制转换数据，那么signed的修饰是为什么呢，是为了区分有符号数和无符号数的加法和乘法吗？其实不是的，因为有符号数和无符号数据的加法强结果和乘法器结构是一样的，sig 阅读全文