随笔分类 - System Verilog与UVM基础

二维动态数组的例化理解（多维动态数组）

摘要：例如：二维动态数组：cgs_addr_range_mapping[ ][ ] cgs_addr_range_mapping[cfg.mst_num ][cfg.slv_num ] 如取cfg.mst_num=3 cfg.slv_num=2 例化第一层（第一维） cgs_addr_range_mapp 阅读全文

posted @ 2023-07-01 19:10 傅红雪a 阅读(142) 评论(0) 推荐(0) 编辑

路科IC验证--SVlab2中的细节

摘要：仿真器使用VCS tb4代码如下： `timescale 1ns/1ps interface chnl_intf(input clk, input rstn); logic [31:0] ch_data; logic ch_valid; logic ch_ready; logic [ 5:0] ch 阅读全文

posted @ 2023-03-06 00:08 傅红雪a 阅读(264) 评论(0) 推荐(0) 编辑

路科IC验证--SVlab1中的细节

摘要：仿真器是questasim，运行lab1需要配置的文件本文主要分析tb4中的代码细节 tb4.sv代码 `timescale 1ns/1ps module chnl_initiator( input clk, input rstn, output logic [31:0] ch_data, out 阅读全文

posted @ 2023-02-23 22:07 傅红雪a 阅读(181) 评论(0) 推荐(0) 编辑