随笔分类 - Verilog
摘要：详细的verilog阻塞、非阻塞、延迟的用法概念见以下链接 https://zhuanlan.zhihu.com/p/175078300https://zhuanlan.zhihu.com/p/423993521 本文主要讲述这道笔试题解题思路： 【例题1】 module b1; integer A
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摘要：【问题分析】 全加器（full_adder）：是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器，一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。 全加器输入信号有三个 dina、dinb、cin，输出的信号有两个sum、cout。 dina和
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摘要：此题目较难，本文代码也是借鉴别人才完全理解。 题目编号：verification:reading simulations->build a circuit from a simulation waveform->sequential circuit 10 题目描述： This is a sequen
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摘要：4.Circuits Sequential Logic Latches and Flip-Flops Edge capture register 问题描述： For each bit in a 32-bit vector, capture when the input signal changes
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摘要：3.Circuits Sequential Logic Latches and Flip-Flops Detect an edge 问题描述： For each bit in an 8-bit vector, detect when the input signal changes from 0 i
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摘要：2.verilog language--more verilog features --Generate for loop:100-digit BCD adder 题目： You are provided with a BCD one-digit adder named bcd_fadd that
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摘要：本文档是Verilog编程题的解题记录 1.Verilog Language--more Verilog features Generate for-loop：100-bit binary adder2 题目说明： Create a 100-bit binary ripple-carry adder
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