随笔分类 -  FPGA

摘要:https://zhuanlan.zhihu.com/p/390681171 Versal 嵌入式设计教程 本文档旨在提供有关将赛灵思 Vivado® Design Suite 流程应用于 Versal™ VMK180/VCK190 评估板的指示信息。所使用的工具为 Vivado Design Su 阅读全文
posted @ 2023-02-13 09:54 yousun 阅读(367) 评论(0) 推荐(0) 编辑
摘要:1. 什么是SSI芯片?SSI是Stacked Silicon Interconnect的缩写。SSI芯片其实就是我们通常所说的多die芯片。其基本结构如下图所示。可以看到SSI芯片的基本单元是SLR(Super Logic Region),也就是我们所说的die。SLR之间通过Interposer 阅读全文
posted @ 2023-02-08 19:14 yousun 阅读(200) 评论(0) 推荐(0) 编辑
摘要:前言 经常有朋友会问我,“我这个方案是用A家的FPGA还是X家的FPGA呢?他们的容量够不够呢?他们的容量怎么比较呢?”当然,在大部分时候,我在给客户做设计的时候,直接会用到最高容量的产品,因为我们的产品对成本不敏感。不过,在此还是比较一下两家的产品,简单写写一些自己的想法,供大家参考,如有不对的地 阅读全文
posted @ 2018-01-25 15:41 yousun 阅读(955) 评论(0) 推荐(0) 编辑
摘要:任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式,老实说很晦涩,而且总能看到不同的版本,内容又不那么一致,为了彻底解决这个问题,我研究了一天,终于找到了一种很简单的解读办法,可以看透它的本质,而且不需要再记复杂的公式了。 我们的分析从下图开始,下图是常用的静态分析结构图, 阅读全文
posted @ 2017-12-23 13:53 yousun 阅读(1072) 评论(0) 推荐(0) 编辑
摘要:最近关注了一下Tabula的产品,特别是这个公司的FPGA。我的关注源于Intel对Tabula的支持。最近和在FPGA方面有较深理解的几位人士简单聊了聊,以下是这次对话的主要内容,希望能对从事这方面工作的人有所帮助。这个公司的FPGA说实话是不错的,我去年和他们打过不少于10次交道,还曾经想试用过,情况还算了解。其创始人中有一部分技术人员的来自XILINX,技术上还是有点优势的。主要的优点。1.创造的所谓多层立方体结构FPGA具有集成密度高和高速接口较多的优点,并含有一些硬核,使用上会比较容易上手,调试也会简单很多。这比Xilinx和Altera的主要以软核和固核打天下的模式对开发者的要求要 阅读全文
posted @ 2013-11-23 16:25 yousun 阅读(545) 评论(0) 推荐(0) 编辑
摘要:各厂商综合工具,对HDL综合时都定义了一些综合属性这些属性可指定a declaration,a module item,a statement, or a port connection 不同的综合方式。语法为:/* synthesis, <any_company_specific_attribute = value_or_optional_value */下面就是Altera的几个常用的Synthesis attributesNopruneA Verilog HDL synthesis attribute that prevents the Quartus II software fr 阅读全文
posted @ 2013-11-06 11:05 yousun 阅读(337) 评论(0) 推荐(0) 编辑
摘要:大年三十,看到Xilinx收购AutoESL的新闻, 顿时觉得今年特别喜庆,于是,连春晚也懒得骂了。 本想立即写一篇博文八卦一番, 怎奈亲朋好友饭局不断,一直拖到今天才动笔。与一年前Xilinx宣布与ARM联姻一样, 这次Xilinx收购AutoESL,堪称影响深远的大事,而这件大事的背后,华人,确切的说,来自中国大陆的精英,是这件大事的绝对主角。他的名字叫丛京生,英文名字 Jason Cong. 如果你年龄足够大,应该知道80年代,小平阅兵那次,北大学子打出横幅, ”小平你好“,据说,Jason就是打横幅的学子之一。上照片:你如果看Jason的简历,会发现这么一个title, 叫Chance 阅读全文
posted @ 2013-07-30 09:46 yousun 阅读(622) 评论(0) 推荐(0) 编辑
摘要:前段时间看到网上有人在使用debussy软件对Verilog代码进行调试,而且都称赞其是多么的好用,看着很是馋人,说吧,现在用的是quartus与modelsim的联调,似乎还是可以的,但就是每次稍微改一下代码,想要添加一些输出信号的时候,又得改很多地方,而且仿真时间也越来越长,尤其是现在自己做的设计是越来越大,想着这个没接触过的debussy软件究竟怎么个好法,能不能解决我的这些问题呢?不管怎样,试一试就知道了,但每次安装软件的时候,就要破解啊什么的,找各种资料,很是麻烦,但是我的好奇心呢又迫使我硬着头皮搞这个软件,今天整整搞了一天,总算是,搞定了,debug的好日子就在后头了哦。下面记录一 阅读全文
posted @ 2013-07-08 16:00 yousun 阅读(1875) 评论(0) 推荐(0) 编辑
摘要:1、首先要建立Lattice XP2库 在modelsim10 SE启动后、首先指定Lattice Diamond 1.4 给定的仿真器库源代码编译目录: C:\lscc\diamond\1.4\cae_library\simulation\verilog\xp2,选择改变目录然后指定。2、然后选择编译,并设定编译完库名称:在文件名称栏选择所有文件 在library 栏输入指定的库名称。点击编译即可。然后可看见库:3、新建仿真工程。并编译通过然后选择仿真指定仿真文件的最顶成可产生激励的文件并选择优化参数有效 EANBLE Optimization先设置library选项在指定优化参数默认是No 阅读全文
posted @ 2013-06-26 10:31 yousun 阅读(292) 评论(0) 推荐(0) 编辑

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