永不止步，永无止境

摘要： 转自：http://www.cnblogs.com/BitArt/archive/2012/12/22/2827005.html1.概念 通过一定的算法对事先选定的随机种子(seed)做一定的运算可以得到一组人工生成的周期序列，在这组序列中以相同的概率选取其中一个数字，该数字称作伪随机数，由于所选数字并不具有完全的随机性，但是从实用的角度而言，其随机程度已足够了。这里的“伪”的含义是，由于该随机数是按照一定算法模拟产生的，其结果是确定的，是可见的，因此并不是真正的随机数。伪随机数的选择是从随机种子开始的，所以为了保证每次得到的伪随机数都足够地“随机”，随机种子的选择就显得非常重要，如果随机种. 阅读全文

摘要： 转自：http://www.cnblogs.com/BitArt/archive/2012/12/26/2833100.html1.概述 CRC即Cyclic Redundancy Check，循环冗余校验，是一种数字通信中的常用信道编码技术。其特征是信息段和校验字段的长度可以任意选定。2.CRC校验的基本原理： CRC码是由两部分组成的，前部分是信息码，就是需要校验的信息，后部分是校验码，如果CRC码长共n bit，信息码长k bit，就称为(n,k)码，剩余的r bit即为校验位。如：(7,3)码：1101001，前三位110为信息码，1001为校验码。3.校验码的生成规则： 1)将... 阅读全文

摘要： 转自：http://forum.eepw.com.cn/thread/208282/1Synplify 使用过程中最常用的选项及命令的介绍。一、状态机相关FSM Compiler OptionFSM Compiler是一个全局选项。勾选此选项之后Synplify Pro会自动检测代码中的状态机，根据状态数量的不同选择不同的编码方式。状态数量在0~4之间采用顺序编码(Sequential)，状态数量在5~40之间采用独热码(One hot)，状态数量在40以上采用格雷码(Gray)。对状态机状态进行“可到达分析”，优化掉无法到达的状态和无法执行到的语句。FSM Explorer Option它是 阅读全文

摘要： Verilog-2001 added the much-heralded @* combinational sensitivity list token. Although thecombinational sensitivy list could be written using any of the following styles:always @*always @(*)always @( * )always @ ( * )or any other combination of the characters @ ( * ) with or without white space, the 阅读全文

摘要： 以下内容源自网络。SystemVerilog语言简介SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Accellera开发，它主要定位在芯片的实现和验证流程上，并为系统级的设计流程提供了强大的连接能力。下面我们从几个方面对SystemVerilog所作的增强进行简要的介绍，期望能够通过这个介绍使大家对SystemVe 阅读全文

摘要： 转自：http://blog.csdn.net/xiangyuqxq/article/details/7267543所谓关键路径就是，在电路中频繁调用，而且延迟过长，或者产生意外的几率比较大的线路。怎样提取关键路径：1：组合电路中的关键路径提取： q=a&b&c|d&e&b; 因为b的传输要两级， 可以简单的提取b作为一级的： q=(a&c|d&e)&b；2: always——block中的关键路径提取： always中关键路径的提取一般用分步法提取，请看下面一个always——block， always@(in) begin if(!a 阅读全文

摘要： 1.always@后面内容是敏感变量，always@(*)里面的敏感变量为*，意思是说敏感变量由综合器根据always里面的输入变量自动添加，不用自己考虑。 2.如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行，比如testbench里面产生50Mhz的时钟就(假设时间尺度是1ns）可以写成 always #20 CLK_50Mhz = ～CLK_50Mhz; 阅读全文

摘要： 转自西电论坛今年暑假备用1：本人西电通院2013届毕业硕士，根据今年找工作的情况以及身边同学的汇总，总结各大公司的待遇如下，吐血奉献给各位学弟学妹，公司比较全，你想去的公司不在这里面，基本上是无名小公司了；但无名小公司有时也很给力。以下绝对是各大公司2013届校招的数据，少数几个是2012 2011的数据，都已经特别注明，数据真实重要性高于一切！！！2013年以前的数据来源：西电好网论坛和西电睿思论坛，应届生论坛，选进来的都是已经确认的信息，放心参考。2：待遇全部为税前，没有哪个公司会说税后工资3：说月薪的公司，其实年薪不是简单的*12，因为有年终奖，比如华为，第一年你就可以7500*13这么 阅读全文

摘要： 转自：http://yj62827856.blog.163.com/blog/static/1770911742011919101252687/有机会看下defparam的语法了：如下：当一个模块引用另外一个模块时，高层模块可以改变低层模块用parameter定义的参数值，改变低层模块的参数值可采用以下两种方式： 1)defparam 重定义参数 语法：defparam path_name = value ; 低层模块的参数可以通过层次路径名重新定义，如下例：module top ( .....)input....;output....;defparam U1 . Para1 = 10 ... 阅读全文

摘要： 转自：http://blog.csdn.net/yicao821/article/details/6781542一.什么是OC、OD集电极开路门(集电极开路OC或源极开路OD)open-drain是漏极开路输出的意思，相当于集电极开路(open-collector)输出，即ttl中的集电极开路（oc）输出。一般用于线或、线与，也有的用于电流驱动。open-drain是对mos管而言，open-collector是对双极型管而言，在用法上没啥区别。开漏形式的电路有以下几个特点：1.利用外部电路的驱动能力，减少IC内部的驱动。或驱动比芯片电源电压高的负载.2.可以将多个开漏输出的Pin，连接到一条 阅读全文