永不止步，永无止境

摘要： 2013-06-20 10:02:47错误报告："pin_connect_cfg.s62", ERROR! at line 365: [ ***** USER ERROR ***** - ] Project build options do not match Global configuration settings. Compiler options do not specify -mv64+, but configuration is for C64x+ .emsg "Project build options do not match Global con 阅读全文

摘要： 转自：http://blog.sina.com.cn/s/blog_735f291001015t9i.htmlHeaps are enabled, but the segment for DSP/BIOS Objects (MEM.BIOSOBJSEG) is not set correctly我用dsp bios生成程序在保存时出现一下错误，网上搜索有人也遇到此问题，经多方探索找到解决方案，先公布如下，希望对后学者有帮助。我用的是TMS320F2812.错误如下：Heaps are enabled, but the segment for DSP/BIOS Objects (MEM.BIOS 阅读全文

摘要： 2013-06-20 09:37:49CCS使用TIPS：代码编写：CCS中通过Using CodeSense方便写代码，跟VC助手类似，具体使用方法在ccs的help中搜索using visual assist，可以找到实例。2013-06-20 15:42:29查看中断相关的寄存器IER\IFR\ISR\ICR\CSR等寄存器每个域的设置详见文档：spru732j-TMS320C64xC64x+DSP CPUandInstruction Set user guide中2.8节。其他寄存器的定义在该文档中也有说明。调试时，要跟踪中断，需查看中断相关的寄存器，如中断使能寄存器IER、中断标志寄 阅读全文

摘要： 前端设计（也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计。个人理解是：数字前端以设计架构为起点，以生成可以布局布线的网表为终点；是用设计的电路实现想法；主要包括：基本的RTL编程和仿真，前端设计还可以包括IC系统设计、验证(verification)、综合、STA、逻辑等值验证 (equivalence check)。其中IC系统设计最难掌握，它需要多年的IC设计经验和熟悉那个应用领域，就像软件行业的系统架构设计一样，而RTL编程和软件编程相当。数字后端以布局布线为起点，以生成可以可以送交foundry进行流片的GDS2文件为终点；是将设计的电 阅读全文

摘要： 2013-06-17 21:09:26最近学习流水线以及状态机，总遇到注入加入寄存器可以分割组合逻辑，从而提高电路的运行频率的说法；还有流水线可以提高速度的说法，刚开始很是疑惑，觉得流水线的方法，输出与输入之间的延时更大了，怎么会提高频率呢？现在才明白是latency与delay的区别，按照自己的理解整理一下。latency：输入数据与该数据经过处理后的结果输出之间的延时，是时钟延迟一般以时钟为单位，指的是相对于某个时钟起始位置的1个或多个时钟后数据才有效决定信号处理的响应速度delay：时序器件之间的逻辑延时，主要指器件延时、布线延时是绝对的时间，指的是相对于时钟边沿的某个时间后数据才有效决 阅读全文

摘要： 常用计数器的verilog实现（binary、gray、one-hot、LFSR、环形、扭环形） 阅读全文

摘要： 2013-06-14 21:39:56简单ALU（算术逻辑单元）的verilog实现，可实现两数相加、相减，或一个数的加1、减1操作。小结：要学会看RTL图，能够根据RTL图大致判断功能的正确性代码： 1 module alu_add_sub( 2 rst_n, 3 clk, 4 oper_cmd, 5 oper_data, 6 dout 7 ... 阅读全文

摘要： 2013-06-14 16:49:12简单时序逻辑电路的verilog实现，包括D触发器、JK触发器、锁存器、寄存器、简单时序逻辑电路的实现D触发器（带有同步复位、置位或者异步复位、置位）RTL描述： 1 module dff( 2 clk, 3 rst_n, 4 set_n, 5 din, 6 q, 7 q_n 8 ); 9 input clk;10 input... 阅读全文

摘要： 2013-06-14 15:20:28简单组合逻辑电路的verilog实现，包括三态门、3-8译码器、8-3优先编码器、8bit奇偶校验器，测试功能正确、可综合。小结：assign与always都可实现组合逻辑，有什么区别？组合逻辑用数据流描述（一般将用assign描述的称为数据流描述）或者RTL描述（一般将用always描述的称为数据流描述）都可以实现；当组合逻辑较为简单时（如用一句话就可以实现的求反、求和assign sum = a + b; assign dout = ~din;等），用assign比较方便；若组合逻辑比较复杂，则用always比较合适。组合逻辑用always实现时，敏感 阅读全文

摘要： 并行乘法器，也就是用乘法运算符实现，下面的代码实现8bit无符号数的乘法。代码： 1 module mult_parrell(rst_n, 2 clk, 3 a, 4 b, 5 p 6 ); 7 parameter DATA_SIZE = 8; 8 ... 阅读全文