摘要：
2013-06-14 21:39:56简单ALU（算术逻辑单元）的verilog实现，可实现两数相加、相减，或一个数的加1、减1操作。小结：要学会看RTL图，能够根据RTL图大致判断功能的正确性代码： 1 module alu_add_sub( 2 rst_n, 3 clk, 4 oper_cmd, 5 oper_data, 6 dout 7 ... 阅读全文
摘要：
转自：http://blog.csdn.net/a14730497/article/details/8032804函数的功能和任务的功能类似，但二者还存在很大的不同。在 Verilog HDL 语法中也存在函数的定义和调用。1．函数的定义函数通过关键词 function 和 endfunction 定义，不允许输出端口声明（包括输出和双向端口） ，但可以有多个输入端口。函数定义的语法如下：function [range] function_id; input_declaration other_declarations procedural_statementendfunction其中，fun 阅读全文
摘要：
2013-06-14 16:49:12简单时序逻辑电路的verilog实现，包括D触发器、JK触发器、锁存器、寄存器、简单时序逻辑电路的实现D触发器（带有同步复位、置位或者异步复位、置位）RTL描述： 1 module dff( 2 clk, 3 rst_n, 4 set_n, 5 din, 6 q, 7 q_n 8 ); 9 input clk;10 input... 阅读全文
摘要：
2013-06-14 15:20:28简单组合逻辑电路的verilog实现，包括三态门、3-8译码器、8-3优先编码器、8bit奇偶校验器，测试功能正确、可综合。小结：assign与always都可实现组合逻辑，有什么区别？组合逻辑用数据流描述（一般将用assign描述的称为数据流描述）或者RTL描述（一般将用always描述的称为数据流描述）都可以实现；当组合逻辑较为简单时（如用一句话就可以实现的求反、求和assign sum = a + b; assign dout = ~din;等），用assign比较方便；若组合逻辑比较复杂，则用always比较合适。组合逻辑用always实现时，敏感 阅读全文