06 2013 档案
摘要：XST综合、实现过程包含哪些步骤，作用是什么
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摘要：ISE中RTL 与 technology schematic的区别，包含概念与实例
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摘要：要知道“我写的这段代码会综合成什么样的电路呢”，就要搞清楚RTL图中每个模块的功能，从而将代码与硬件对应，判断综合后的电路是否与预期的一致。如何做到？
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摘要：如何保存ISE综合后的RTL schematic为pdf2013-06-23 20:50:10代码进行综合后，可以得到一个ngr文件，在ISE中打开该文件可以打开RTL schematic，这样每次要查看RTL schematic都必须打开ISE，比较麻烦，如何不通过ISE打开RTL schematic呢？之前查了很多资料都没找到，最近学习planahead，发现通过planahead的RTL schematic可以将其导出为pdf文件，非常方便，如下选择save as pdf file，就会唐初一个对话框，提示保存的路径：（注意只能在planahead中操作）
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摘要：ISE综合后可以看到RTL Schematic，但我们知道在RTL编码时，要经常问自己一个问题“我写的这段代码会综合成什么样的电路呢”。对于一个简单的设计，比如一个触发器，综合后的RTL电路可能只有一个instance，就是触发器，很直观。但对于一个比较大的设计，RTL Schematic就比较复杂，包含了很多instance，怎么知道RTL Schematic中的instance与哪段代码对应呢，也就是如何找到感兴趣的instance在RTL代码中的definition？
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摘要：2013-06-22 14:56:39documentation navigator是xilinx的资料导航，是一个小插件，可以到xilinx的官网上下载，我的是Xilinx_DocNav_2013.1_0411_1.zip。使用xilinx的documentation navigator可以很方便地查找xilinx FPGA设计的资料，里面包括了不同device、不同版本的ISE的各种user guide、video tutorial等所有官方资料的链接，安装后，在开始里找到，打开，如下：在右边的Document Filters中不同分类下对应的类型前打钩，选择想要的资料。如果不会使用，可在
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摘要：2013-06-22 11:03:02在找资料时，通过官网输入关键字的方法找资料，有事会给出很多版本的链接、或者找不到，下面给出一种简便的方法，可以快速找到想要的资料。如果要找ISE各个工具如planahead、chipscope等的资料，除了直接通过FPGA Tutorials连接（http://www.xilinx.com/training/fpga-tutorials.htm），在安装ISE的情况下，通过软件的help来找更加方便，因为help中会直接给出相应版本的document、user guide等资料的连接。比如要找planahead13.1的资料，可通过Start > P
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摘要：2013-06-20 21:08:48中断的配置有两种常用的方式：一是通过CSL提供的API进行配置，这种方法相对DSP/BIOS偏底层，也比较麻烦；这种方法要求对中断系统的工作方式很清楚。二是通过DSP/BIOS的图形界面配置，这种方法对于新手来说更加方便，不用写代码，就能完成中断的配置；相对第一种，该方法对开发者的要求较低。6455的中断是基于事件的，共有128个事件，但CPU可用的中断只有12个，这就有了事件组合（event combination），将128个事件分为4组，减小到四个组合后的事件。关于如何通过DSP/BIOS配置中断，以及是否使用ECM(event combiner m
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摘要：问题描述：Hello everybody,I was looking for DSPLIB libraries optimized for C6455 processors. I found this page:http://software-dl.ti.com/sdoemb/sdoemb_public_sw/dsplib/latest/index_FDS.html.But the last release, as I found out after installing it, has precompiled libraries for CCS v4+Code Generation Tool
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摘要：2013-06-20 11:13:35中断服务程序不用interrupt关键字也可实现中断，该关键字是否必须？使用tools->pin connect,将INT5与pin.txt关联，模拟外部中断，主函数如下： 1 #include <stdio.h> 2 #include <gbl.h> 3 #include "pin_connect_cfg.h" 4 5 int main() 6 { 7 C64_enableIER(1<<5); 8 } 9 10 interrupt void HWI_int5_isr()11 //void HW
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摘要：2013-06-20 10:31:52CSDN无网无痕的专栏，有比较多的关于DSP的文章：http://blog.csdn.net/zzsfqiuyigui/article/details/6944509EEPW论坛，电子工程师技术交流论坛：http://forum.eepw.com.cn/forum/forum/forumid/29/type/good
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摘要：2013-06-20 10:19:22在CCS2.0 的emulator写dsp/bios 的程序，编译链接无错误，而点击LOAD Program下载xxx.out完成时弹出如下对话框：RTDX target application does not match emulation protocol!Loaded program was created with an rtdx library which does not match the targetdevice这将导致RTDX（实时数据交换）不能使用分析：RTXD可以在DSP/BIOS中使用，也可以脱离DSP/BIOS使用；目前CCS
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摘要：2013-06-20 10:03:32烧写过程是合众达给出的文档problem:I'm new to using Code Composer Studio 3.3 and am having a very frustrating problem. Sometimes after editing code in my main c file, when I go to save or rebuild I get the following message:"The document has been modified outside of Code Composer. Woul
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摘要：2013-06-20 10:02:47错误报告："pin_connect_cfg.s62", ERROR! at line 365: [ ***** USER ERROR ***** - ] Project build options do not match Global configuration settings. Compiler options do not specify -mv64+, but configuration is for C64x+ .emsg "Project build options do not match Global con
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摘要：转自：http://blog.sina.com.cn/s/blog_735f291001015t9i.htmlHeaps are enabled, but the segment for DSP/BIOS Objects (MEM.BIOSOBJSEG) is not set correctly我用dsp bios生成程序在保存时出现一下错误，网上搜索有人也遇到此问题，经多方探索找到解决方案，先公布如下，希望对后学者有帮助。我用的是TMS320F2812.错误如下：Heaps are enabled, but the segment for DSP/BIOS Objects (MEM.BIOS
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摘要：2013-06-20 09:37:49CCS使用TIPS：代码编写：CCS中通过Using CodeSense方便写代码，跟VC助手类似，具体使用方法在ccs的help中搜索using visual assist，可以找到实例。2013-06-20 15:42:29查看中断相关的寄存器IER\IFR\ISR\ICR\CSR等寄存器每个域的设置详见文档：spru732j-TMS320C64xC64x+DSP CPUandInstruction Set user guide中2.8节。其他寄存器的定义在该文档中也有说明。调试时，要跟踪中断，需查看中断相关的寄存器，如中断使能寄存器IER、中断标志寄
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摘要：前端设计（也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计。个人理解是：数字前端以设计架构为起点，以生成可以布局布线的网表为终点；是用设计的电路实现想法；主要包括：基本的RTL编程和仿真，前端设计还可以包括IC系统设计、验证(verification)、综合、STA、逻辑等值验证 (equivalence check)。其中IC系统设计最难掌握，它需要多年的IC设计经验和熟悉那个应用领域，就像软件行业的系统架构设计一样，而RTL编程和软件编程相当。数字后端以布局布线为起点，以生成可以可以送交foundry进行流片的GDS2文件为终点；是将设计的电
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摘要：2013-06-17 21:09:26最近学习流水线以及状态机，总遇到注入加入寄存器可以分割组合逻辑，从而提高电路的运行频率的说法；还有流水线可以提高速度的说法，刚开始很是疑惑，觉得流水线的方法，输出与输入之间的延时更大了，怎么会提高频率呢？现在才明白是latency与delay的区别，按照自己的理解整理一下。latency：输入数据与该数据经过处理后的结果输出之间的延时，是时钟延迟一般以时钟为单位，指的是相对于某个时钟起始位置的1个或多个时钟后数据才有效决定信号处理的响应速度delay：时序器件之间的逻辑延时，主要指器件延时、布线延时是绝对的时间，指的是相对于时钟边沿的某个时间后数据才有效决
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摘要：常用计数器的verilog实现（binary、gray、one-hot、LFSR、环形、扭环形）
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摘要：2013-06-14 21:39:56简单ALU（算术逻辑单元）的verilog实现，可实现两数相加、相减，或一个数的加1、减1操作。小结：要学会看RTL图，能够根据RTL图大致判断功能的正确性代码： 1 module alu_add_sub( 2 rst_n, 3 clk, 4 oper_cmd, 5 oper_data, 6 dout 7 ...
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摘要：2013-06-14 16:49:12简单时序逻辑电路的verilog实现，包括D触发器、JK触发器、锁存器、寄存器、简单时序逻辑电路的实现D触发器（带有同步复位、置位或者异步复位、置位）RTL描述： 1 module dff( 2 clk, 3 rst_n, 4 set_n, 5 din, 6 q, 7 q_n 8 ); 9 input clk;10 input...
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摘要：2013-06-14 15:20:28简单组合逻辑电路的verilog实现，包括三态门、3-8译码器、8-3优先编码器、8bit奇偶校验器，测试功能正确、可综合。小结：assign与always都可实现组合逻辑，有什么区别？组合逻辑用数据流描述（一般将用assign描述的称为数据流描述）或者RTL描述（一般将用always描述的称为数据流描述）都可以实现；当组合逻辑较为简单时（如用一句话就可以实现的求反、求和assign sum = a + b; assign dout = ~din;等），用assign比较方便；若组合逻辑比较复杂，则用always比较合适。组合逻辑用always实现时，敏感
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摘要：并行乘法器，也就是用乘法运算符实现，下面的代码实现8bit无符号数的乘法。代码： 1 module mult_parrell(rst_n, 2 clk, 3 a, 4 b, 5 p 6 ); 7 parameter DATA_SIZE = 8; 8 ...
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摘要：总结：从下面的Timing summary来看，流水线的频率最高、并行加法器次之，串行进位加法器再次，超前进位加法器最慢。按理论，超前进位加法器应该比串行进位加法器快，此处为何出现这种情况，原因未知。并行加法器因为使用加法符号实现的，从RTL图上也可以看到，具体是用加法器实现的，这个加法器是经过优化的，因此速度比较快。流水线因为减小了组合逻辑的延时，因此可以达到较高的运行频率（注意运行速度与响应速度是不同的概念）。具体是通过缓存中间结果，从而分割组合逻辑实现流水线的。相应地，串行进位加法器组合逻辑时延较大，因此速度较慢。资源占用因为涉及到不同类型资源的比较，不较复杂，此处不再分析。注意几点：有
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摘要：逻辑相等（==），与逻辑全等（===）的区别是：当进行相等运算时，两个操作数必须逐位相等，期比较结果才为1（真），如果这些位是不定态（X）或高祖态（Z），其相等比较的结果就会是不定值；而进行全等运算时，对不定或高阻状态也进行比较，当两个操作数完全一致时，其结果才为1，否则为0.如，设A= 8'B1101_XX01，B=8'B1101_XX01则A==B 运算结果为X；A===B 运算结果为1
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摘要：以下来自百度知道：http://zhidao.baidu.com/question/420476218.html按位是二元操作符，是将操作符两边的操作数进行 操作符所规定的运算 ，例如：a & b(a=1,b=1),出来结果为1；归约是一元操作符，是将操作数的几个bit位当成1bit的操作数进行操作符所规定的运算，例如：a=4’b1101，则 &a= 1&1&0&1 =0具体到程序综合的时候，综合工具会根据你操作数的多少来区分你的意图以下来自：http://www.dzsc.com/data/html/2007-4-30/28721.html归约操作符在
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摘要：自动售饮料机的verilog实现
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摘要：用状态机实现交通灯控制器，仿真通过，有代码以及testbench。
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摘要：数字频率计的verilog实现，输入时钟为1Hz的标准时钟。 1 module frequency_meter(rst_n, 2 clk, 3 //count_en, 4 test_clk, 5 count_clr, 6 freq_load, 7 ...
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摘要：数字跑表的verilog实现，用rst_n复位后开始计时，用pause暂停，输出为分、秒、百分秒的BCD码。
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