05 2013 档案
摘要：转自：http://bbs.ednchina.com/BLOG_ARTICLE_2152064.HTMInstall - 不要把ISE装在FAT32上Don't install ISE on hard drive partition with FAT32. It will have permission errors.Reference:AR3279611.4 一键使用PlanAhead查看网表Using this tip, we can view ISE design's netlist schematic with PlanAhead by only one click i
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摘要：Xilinx的增量编译技术-SmartGuide和Partition
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摘要：转自：http://www.cnblogs.com/linjie-swust/archive/2012/01/07/YWT.html1. 应用背景1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。这段时间称为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上，
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摘要：看了一些资料，对于二叉树的非递归实现原理不是很理解，下面的博客中给出了一些解释，收藏下来：http://www.cnblogs.com/dolphin0520/archive/2011/08/25/2153720.html二叉树的非递归遍历 二叉树是一种非常重要的数据结构，很多其它数据结构都是基于二叉树的基础演变而来的。对于二叉树，有前序、中序以及后序三种遍历方法。因为树的定义本身就是递归定义，因此采用递归的方法去实现树的三种遍历不仅容易理解而且代码很简洁。而对于树的遍历若采用非递归的方法，就要采用栈去模拟实现。在三种遍历中，前序和中序遍历的非递归算法都很容易实现，非递归后序遍历实现起来相对来
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摘要：转自：http://www.cnblogs.com/marrywindy/archive/2010/08/19/1803288.html代码 二：查找
：顺序查找
（整型与零的比较，int i，用if（i!=0)，或if(i==0)。 #include "stdio.h" bool SequenceSearch(int*& p,int k,int n,int& pos)
{ int i=0; while (i<n && p[i]!=k) { i++; } if (i>=n) { return false; ...
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摘要：转自:http://www.cnblogs.com/marrywindy/archive/2010/10/29/1864067.html代码 /* purpose：实现链表的几种操作 */ #include "stdio.h" #include "stdlib.h" #include "malloc.h" struct SNode { int ivalue; struct SNode* next; }; /*****************************************************************
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摘要：转自：http://blog.csdn.net/karldoenitz/article/details/8246787// 二叉树.cpp : 定义控制台应用程序的入口点。
//
/*
*二叉树作业
*2012.12.1 13:55
*Made By Karld Vorn Doenitz
*/ #include "stdafx.h"
#include<iostream>
#include<string> using namespace std; class TreeNode{//建立节点类
public: char num; TreeNode *le
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摘要：转自：http://blog.csdn.net/that163/article/details/8040009分别用了三种不同的方法实现了二叉树的前序遍历。 1 #include<iostream> 2 #include<stack> 3 using namespace std; 4 struct BTreeNode{ 5 //二叉树 6 int data; 7 BTreeNode *lchild; 8 BTreeNode *rchild; 9 BTreeNode *parent;10 };11 /*12 void PreOrder...
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摘要：转自：http://www.cnblogs.com/marrywindy/archive/2010/08/21/1805336.html二叉树的一般操作，实现了下：主要练习了二叉树的非递归遍历，利用栈，和队列来完成。算法思想，没描述清楚，表达能力很差...崩溃....代码 #include "stdio.h"
#include "malloc.h" #define MAXSIZE 20
//二叉树结点的结构体表示形式
typedef struct node
{ char data; struct node* left,*right;
}BTree; //
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摘要：对于利用LFSR实现模2除法的原理，不解，找了很多资料，没有一个讲明白的，下面的一个算是有那么一点靠谱的，先记下来，以后有时间了沿着这个思路慢慢推导吧！转自：http://www.elecfans.com/dianzichangshi/2009101396345.html实现模2除法的线路 循环校验码的核心逻辑线路是实现模2除的线路。按照前面介绍的方法，可将模2除的步骤分解归纳为两种操作：如果被除数或者余数最高位的值为0，直接将余数左移一位；如果被除数或部分余数最高位的值为1，用生成多项式G(x)作模2减，然后余数左移一位。图2.2实现模2除的逻辑图 对前述用G(x)=1011产生(7,4..
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摘要：网上很多资料给出了CRC的产生方法，但是很少有资料给出CRC能够进行校验的原理，下面是从网上找的课件里的简单证明：
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摘要：转自：http://blog.csdn.net/hqw/article/details/208925CRC从原理到实现===============作者：Spark Huang(hcpp@263.net)日期：2004/12/8摘要：CRC(Cyclic Redundancy Check)被广泛用于数据通信过程中的差错检测，具有很强的检错能力。本文详细介绍了CRC的基本原理，并且按照解释通行的查表算法的由来的思路介绍了各种具体的实现方法。1.差错检测----------数据通信中，接收端需要检测在传输过程中是否发生差错，常用的技术有奇偶校验(ParityCheck)，校验和(Checksum)
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摘要：转自：http://www.cnblogs.com/BitArt/archive/2013/04/10/3010073.html本文大部分内容来自Clifford E. Cummings的《Simulation and Synthesis Techniques for AsynchronousFIFO Design》，同时加上一些自己的一些理解，有兴趣的朋友可以阅读原文。一、FIFO简介 FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址.
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摘要：转自：http://www.cnblogs.com/BitArt/archive/2012/12/22/2827005.html1.概念 通过一定的算法对事先选定的随机种子(seed)做一定的运算可以得到一组人工生成的周期序列，在这组序列中以相同的概率选取其中一个数字，该数字称作伪随机数，由于所选数字并不具有完全的随机性，但是从实用的角度而言，其随机程度已足够了。这里的“伪”的含义是，由于该随机数是按照一定算法模拟产生的，其结果是确定的，是可见的，因此并不是真正的随机数。伪随机数的选择是从随机种子开始的，所以为了保证每次得到的伪随机数都足够地“随机”，随机种子的选择就显得非常重要，如果随机种.
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摘要：转自：http://www.cnblogs.com/BitArt/archive/2012/12/26/2833100.html1.概述 CRC即Cyclic Redundancy Check，循环冗余校验，是一种数字通信中的常用信道编码技术。其特征是信息段和校验字段的长度可以任意选定。2.CRC校验的基本原理： CRC码是由两部分组成的，前部分是信息码，就是需要校验的信息，后部分是校验码，如果CRC码长共n bit，信息码长k bit，就称为(n,k)码，剩余的r bit即为校验位。如：(7,3)码：1101001，前三位110为信息码，1001为校验码。3.校验码的生成规则： 1)将...
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摘要：转自：http://forum.eepw.com.cn/thread/208282/1Synplify 使用过程中最常用的选项及命令的介绍。一、状态机相关FSM Compiler OptionFSM Compiler是一个全局选项。勾选此选项之后Synplify Pro会自动检测代码中的状态机，根据状态数量的不同选择不同的编码方式。状态数量在0~4之间采用顺序编码(Sequential)，状态数量在5~40之间采用独热码(One hot)，状态数量在40以上采用格雷码(Gray)。对状态机状态进行“可到达分析”，优化掉无法到达的状态和无法执行到的语句。FSM Explorer Option它是
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摘要：Verilog-2001 added the much-heralded @* combinational sensitivity list token. Although thecombinational sensitivy list could be written using any of the following styles:always @*always @(*)always @( * )always @ ( * )or any other combination of the characters @ ( * ) with or without white space, the
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摘要：以下内容源自网络。SystemVerilog语言简介SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Accellera开发，它主要定位在芯片的实现和验证流程上，并为系统级的设计流程提供了强大的连接能力。下面我们从几个方面对SystemVerilog所作的增强进行简要的介绍，期望能够通过这个介绍使大家对SystemVe
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摘要：转自：http://blog.csdn.net/xiangyuqxq/article/details/7267543所谓关键路径就是，在电路中频繁调用，而且延迟过长，或者产生意外的几率比较大的线路。怎样提取关键路径：1：组合电路中的关键路径提取： q=a&b&c|d&e&b; 因为b的传输要两级， 可以简单的提取b作为一级的： q=(a&c|d&e)&b；2: always——block中的关键路径提取： always中关键路径的提取一般用分步法提取，请看下面一个always——block， always@(in) begin if(!a
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摘要：1.always@后面内容是敏感变量，always@(*)里面的敏感变量为*，意思是说敏感变量由综合器根据always里面的输入变量自动添加，不用自己考虑。 2.如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行，比如testbench里面产生50Mhz的时钟就(假设时间尺度是1ns）可以写成 always #20 CLK_50Mhz = ～CLK_50Mhz;
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摘要：转自西电论坛今年暑假备用1：本人西电通院2013届毕业硕士，根据今年找工作的情况以及身边同学的汇总，总结各大公司的待遇如下，吐血奉献给各位学弟学妹，公司比较全，你想去的公司不在这里面，基本上是无名小公司了；但无名小公司有时也很给力。以下绝对是各大公司2013届校招的数据，少数几个是2012 2011的数据，都已经特别注明，数据真实重要性高于一切！！！2013年以前的数据来源：西电好网论坛和西电睿思论坛，应届生论坛，选进来的都是已经确认的信息，放心参考。2：待遇全部为税前，没有哪个公司会说税后工资3：说月薪的公司，其实年薪不是简单的*12，因为有年终奖，比如华为，第一年你就可以7500*13这么
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摘要：转自：http://yj62827856.blog.163.com/blog/static/1770911742011919101252687/有机会看下defparam的语法了：如下：当一个模块引用另外一个模块时，高层模块可以改变低层模块用parameter定义的参数值，改变低层模块的参数值可采用以下两种方式： 1)defparam 重定义参数 语法：defparam path_name = value ; 低层模块的参数可以通过层次路径名重新定义，如下例：module top ( .....)input....;output....;defparam U1 . Para1 = 10 ...
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摘要：转自：http://blog.csdn.net/yicao821/article/details/6781542一.什么是OC、OD集电极开路门(集电极开路OC或源极开路OD)open-drain是漏极开路输出的意思，相当于集电极开路(open-collector)输出，即ttl中的集电极开路（oc）输出。一般用于线或、线与，也有的用于电流驱动。open-drain是对mos管而言，open-collector是对双极型管而言，在用法上没啥区别。开漏形式的电路有以下几个特点：1.利用外部电路的驱动能力，减少IC内部的驱动。或驱动比芯片电源电压高的负载.2.可以将多个开漏输出的Pin，连接到一条
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摘要：转自：http://www.chinaaet.com/article/index.aspx?id=182477关键词:FPGA跨时钟域信号异步时钟上次提出了一个处于异步时钟域的MCU与FPGA直接通信的实现方式，其实在这之前，特权同学想列举一个异步时钟域中出现的很典型的问题。也就是要用一个反例来说明没有足够重视异步通信会给整个设计带来什么样的危害。特权同学要举的这个反例是真真切切的在某个项目上发生过的，很具有代表性。它不仅会涉及使用组合逻辑和时序逻辑在异步通信中的优劣、而且能把亚稳态的危害活生生的展现在你面前。从这个模块要实现的功能说起吧，如图1所示，实现的功能其实很简单的，就是一个频率计，只
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摘要：对setup time 以及hold on time，以及亚稳态的时序有详细的介绍。转自：http://blog.163.com/sunhuifxd@126/blog/static/5585944320101119103529673/1，简介这篇文章是我对电子设计中，亚稳态问题的一种分析和总结。文章通过对数字电路中器件的工作机制的介绍，引出亚稳态问题的发生机制。并通过对亚稳态问题发生机制的探讨，用以得到一种能够清楚地，有的放矢地解决亚稳态问题的能力。而这种能力，将会成为你作为一个工程师的价值所在。希望通过这个探讨，可以使你设计出属于自己的预防亚稳态的方法。对于常用的预防亚稳态的方法，由于网上已
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摘要：转自：http://blog.163.com/sunhuifxd@126/blog/static/55859443201010131042581跨时钟域问题在一个FPGA设计中可能会用到多个时钟，每个时钟在FPGA内部形成一个时钟域，如果在一个时钟域中产生的信号需要在另一个时钟域中使用，那么需要特别小心！到另一个时钟域的信号假设一个在时钟域CLKA产生的信号需要在时钟域CLKB中使用，那么它需要首先与时钟域CLKB“同步”，也就是说需要一个“同步”设计，它接受来自时钟域CLKA的信号，并产生一个新的信号输出到CLKB。在第一个设计中，我们假设信号的改变相对于时钟域CLKA和CLKB的时钟都是很
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摘要：参考了网上很多关于复位的介绍，很乱，也有错误，下面是自己的一些整理，有误之处，还望大家不吝指出。同步复位，异步复位以及异步复位同步释放实例分析1.1同步复位1.1.1同步复位介绍同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。1.1.2同步复位优点Ø 同步复位的优点大概有3条：1)有利于仿真器的仿真。2)可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。3)因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺。1.1.3同步复位缺点Ø 同步复位的缺点：1)复位信号的有
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摘要：首先给出复位信号亚稳态的原因：复位结束也就是释放的时刻恰在时钟上升沿的建立时间和保持时间之间时无法决定现在的复位状态是1还是0，造成亚稳态。下面是具体解释：在带有复位端的D触发器中，当reset信号“复位”有效时，它可以直接驱动最后一级的与非门，令Q端“异步”置位为“1”or“0”。这就是异步复位。当这个复位信号release时，Q的输出由前一级的内部输出决定。然而，由于复位信号不仅直接作用于最后一级门，而且也会做为前级电路的一个输入信号，因此这个前一级的内部输出也受到复位信号的影响。前一级的内部电路实际上是实现了一个“保持”的功能，即在时钟沿跳变附近锁住当时的输入值，使得在时钟变为高电平时不
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摘要：转自：http://hi.baidu.com/renmeman/item/5bd83496e3fc816bf14215dbRTL级，register transfer level，指的是用寄存器这一级别的描述方式来描述电路的数据流方式；而Behavior级指的是仅仅描述电路的功能而可以采用任何verilog语法的描述方式。鉴于这个区别，RTL级描述的目标就是可综合，而行为级描述的目标就是实现特定的功能而没有可综合的限制。行为级是RTL的上一层，行为级是最符合人类逻辑思维方式的描述角度，一般基于算法，用C/C++来描述。从行为级到RTL级的转换，一般都是由IC设计人员手工翻译。 这个过程繁琐，.
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摘要：夏宇闻系列的：Verilong HDL入门(第3版) 巴斯克 (BHASKER J.)、夏宇闻、甘伟 北京航空航天大学出版社 (2008-09出版)
Verilog数字系统设计教程(第2版) 夏宇间 北京航空航天大学出版社 (2008-06出版)
Verilog HDL数字设计与综合(第2版) Samir Palnitkar（帕尔尼卡）、夏宇闻、胡燕祥、***岚松 电子工业出版社 (2009-07出版)Verilog HDL高级数字设计 (美)西勒提 著 出版社: 电子工业出版社外文书名: Advanced Digital Design With the Verilog HDL Second E.
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摘要：转自：http://group.ednchina.com/GROUP_MES_14596_1375_28854.HTM?jumpto=view_welcomead_1368518315870为了达到可靠的数据传输，借助存储器来完成跨时钟域通信也是很常用的手段。在早期的跨时钟域设计中，在两个处理器间添加一个双口RAM或者FIFO来完成相互间的数据交换是很常见的做法。如今的FPGA大都集成了一些用户可灵活配置的存储块，因此，使用开发商提供的免费IP核可以很方便的嵌入一些常用的存储器来完成跨时钟域数据传输的任务。使用内嵌存储器和使用外部扩展存储器的基本原理是一样的，如图1所示。图1借助存储器的跨时钟
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摘要：转自：http://www.cnblogs.com/linjie-swust/archive/2012/01/07/YWT.html1. 应用背景1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。这段时间称为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上，
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摘要：转自：http://bbs.ednchina.com/BLOG_ARTICLE_253787.HTM在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。图1是一个跨时钟域的异步通信实例，发送域和接收域的时钟分别是clk_a和clk_b。这两个时钟频率不同，并且存在一定的相位差。对于接收时钟域而言，来自发送时钟域的信号data_a2b有可能在任何时刻变化。图1跨时钟域通信对于上述的异步时钟域通信，设计者需要做特殊的处理以确保数据可靠的传输。
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摘要：转自：http://blog.sina.com.cn/s/blog_62a586980100w0zn.html使用Verilog HDL实现异步FIFO设计与实现 FIFO 读写时序在现代IC设计中，特别是在模块与外围芯片的通信设计中，多时钟域的情况不可避免。当数据从一个时钟域传递到另一个域，并且目标时钟域与源时钟域不相关时，这些域中的动作是不相关的，从而消除了同步操作的可能性，并使系统重复地进入亚稳定状态[1]。在有大量的数据需要进行跨时钟域传输且对数据传输速度要求比较高的场合，异步FIFO是一种简单、快捷的解决方案。 异步FIFO用一种时钟写入数据，而用另外一种时钟读出数据。读写指针的变.
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摘要：扇出（fan-out）是一个定义单个逻辑门能够驱动的数字信号输入最大量的专业术语。大多数的TTL逻辑门能够为10个其他数字门或驱动器提供信号。所以，一个典型的TTL逻辑门有10个扇出信号。在一些数字系统中，必须有一个单一的TTL逻辑门来驱动10个以上的其他门或驱动器。这种情况下，被称为缓冲器的驱动器可以用在TTL逻辑门与它必须驱动的多重驱动器之间。这种类型的缓冲器有25至30个扇出信号。逻辑反向器（也被称为非门）在大多数数字电路中能够辅助这一功能。在软件工程中的定义：该模块直接调用的下级模块的个数。在面向对象编程中，扇出应用于继承。在仿真软件powerPCB中，贴片芯片管脚走线总是从元件层走线
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摘要：百度百科：http://baike.baidu.com/view/1444566.htm在电子设计自动化中，网表（英语：netlist），或称连线表，是指用基础的逻辑门来描述数字电路连接情况的描述方式。由于逻辑门阵列有着连线表一样的排列外观，因此称之为“网表”。网表通常传递了电路连接方面的信息，例如模块的实例、线网以及相关属性。如果需要包含更多的硬件信息，通常会使用硬件描述语言，例如Verilog、VHDL或其他的专用语言来进行描述、验证和仿真。高抽象层次（如寄存器传输级）的硬件描述可以通过逻辑综合转换为低抽象层次（逻辑门级）的电路连线网表，这一步骤目前可以使用自动化工具完成，这也大大降低了设
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摘要：转自：http://blog.sina.com.cn/s/blog_48fc29af0100ncdu.htmlDAT模块函数在DM642的EDMA操作中用于搬运数据。DAT_busy()函数用于检测EDMA数据传输过程是否已经结束，定义如下：Uint32 DAT_busy(Uint32 ID);DAT_busy()函数如果返回一个非零值，则表明数据传输过程（DAT_copy()操作或DAT_fill()操作）正在进行，其他操作需要等待，如果该函数返回零，则表明数据传输过程已经完成，可以执行其他操作了。DAT_busy()函数的使用方法如下：DAT_open(DAT_CHAANY,DAT_PRI
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摘要：转自：http://www.61ic.com/Article/C6000/C64X/201303/47507.html1 ABSTRACT2 在CCS中添加CSL的头文件和库文件3 以EMIFA为例分析CSL的架构3.1 CSL中EMFIA的example3.1.1 初始化并打开EMFIA3.1.2 配置EMIFA的硬件ABSTRACT开发C6455的应用程序，一定会使用TI 提供的CSL(Chip Support Library),CSL 提供的API已经将底层的实现细节给我包装好了，我们只需要直接调用这些API就可以了。但是为了更好的使用这些API，我们很有必要仔细的分析这些API函数是怎
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摘要：转自：http://blog.csdn.net/adrianfeng/article/details/56781161.DSP/BIOS应用程序调试（2009.10.20）在CCS2.0 的emulator写dsp/bios 的程序，编译链接无错误，而点击LOAD Program下载xxx.out完成时弹出如下对话框：RTDX target application does not match emulation protocol!Loaded program was created with an rtdx library which does not match the targetdev
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摘要：转自：http://blog.sina.com.cn/s/blog_a43aa274010179t7.html行号的显示，以及光标所在的行高亮显示：这只是一个知道不知道的问题，还是记录下来，以免自己忘记了还要到处查找Option -> Editor ->View Setups,之后就不用说了，勾选Line Number，显示行号；勾选Highlight CurrentLine Number，高亮显示当前行；其实不显示行号也没有关系，在右下角的小方框里，会显示你的光标所在未知的行号以及列号。为了直观的查找，我还是选择了显示行号。
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摘要：转自：http://zhujlhome.blog.163.com/blog/static/20562109220125110460667/GEL表示的是Genenal Extension Language通用扩展语言，可以配置CCS的工作环境和初始化CPU，总之就是初始化目标板。 在开始学习DSP时，有时会遇到这样的错误：Data verification failed at address 0x8XXXXXXX，仔细观察会发现，出错的地址出现在外部存储器空间，此时程序还没有运行，所以CPU的寄存器都还没有配置，外部存储器寄存器EMIF当然也没有配置，所以在装载中，编译器找不到这个地址，那么怎
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摘要：转自：http://blog.csdn.net/zzsfqiuyigui/article/details/694302664+的中断系统和以往的不同，中断是基于事件的。整个硬件CPU接收15个中断，实际用户可用12个可屏蔽中断，但系统可以支持最多128个中断源。64+将中断源视为事件"Event"，128个事件可以分别通过配置连接到12个可屏蔽中断。而128个事件每连续32个可以合并到四个固定的事件中，即Event0（对应事件号0-31）、Event1（对应事件号32-63）、Event2（对应事件号64-95）、Event3（对应事件号96-127）（实际最大有效中断源为
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摘要：转自：http://blog.csdn.net/zzsfqiuyigui/article/details/6944509CCS由于有软件仿真器功能，使得很多算法性的东西都可以在没有实际硬件的条件下进行验证，这大大缩小个人的开发成本；其实软件仿真器还可以模拟外部硬件的功能，这样使得我们在软件仿真器下能最大程序逼近实际项目，以下是软件仿真器所具有的功能：1.在主机上执行用户开发的DSP程序2.修改和检查寄存器3.外设,cache,流水线的时序仿真4.设置断点，单步执行，产生中断5.跟踪ACC,PC,AR表达式的值等。6.对非法操作码和无效数据提供出错信息7.文件方式快速存储和调用仿真参数8.反汇编
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摘要：转自：http://datou97.blog.51cto.com/2989061/731810EDMA：增强型直接内存存取（EDMA），Enhanced Direct Memory Access，是数字信号处理器(DSP)中用于快速数据交换的重要技术，具有独立于CPU的后台批量数据传输的能力，能够满足实时图像处理中高速数据传输的要求。EDMA术语：单元传输：从源地址传输单个数据单元到目的地址，如果需要，每个单元可以基于一个同步事件传输。（一个单元大小为：32位，16位或8位）帧：一组单元组成一个帧，一个帧中的单元可以是连续的也可以是离散的阵列：一组连续单元组成一个阵列，因此阵列中的单元是不可以
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摘要：转自：http://blog.csdn.net/ruby97/article/details/7539151DSP6455的EMIFA模块之前介绍了DSP6455的GPIO和中断部分。今天，继续介绍EMIFA模块。关于C6000系列的GPIO，请参考：C6000系列DSP的GPIO模块关于C6000系列的中断系统，请参考：C6000系列DSP的中断系统--------------------------------------------华丽分割------------------------------------------------背景 使用FPGA系统进行视频采集，DSP进行视频处.
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摘要：转自：http://blog.csdn.net/ruby97/article/category/1134380C6000系列DSP的GPIO模块最近一直在做DSP与FPGA之间的视频传输工作，使用的通信方式是EDMA，为了系统的介绍通过EDMA方式在DSP与FPGA之间实现数据传输。首先介绍一下DSP-C6455中的GPIO与中断系统。以后再介绍DSP强大的EDMA模块，以及具体的数据传输实现。（注： 其实EDMA是C6455芯片中的一个模块，可以认为其是芯片内部的一个”协处理器”）---------------------------华丽分割-------------------------
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摘要：转自：http://blog.csdn.net/ruby97/article/details/7538125C6000系列DSP的中断系统上一篇介绍了C6455的GPIO系统，最后把GPIO4配置成了中断/事件模式，本文将介绍C6455的中断系统，介绍完基本概念后，给出把GPIO4映射到INT4的代码。完成了GPIO和中断的配置，我们就可以开始着手DSP与FPGA之间的通讯了。废话不多说，下面开始介绍C6455的中断系统。----------------------------------------------------华丽分割-------------------------------
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摘要：下面代码参考TI的实现：/* NAME */
/* DSPF_dp_mat_mul_cplx -- Complex matrix multiplication */
/* */
/* USAGE ...
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摘要：转自：http://nickandmiles.blog.163.com/blog/static/234221232011428114811156//*矩阵乘法C语言实现Slyar 2009.3.20*/#include <stdio.h>#include <stdlib.h>/* 给 int 类型定义别名 datatype */typedef int datatype;/* 函数声明部分 */datatype** Create(int m, int n);void Reset(datatype**, int, int);void Input(datatype**, in
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摘要：转自：http://blog.csdn.net/lutx/article/details/5072043作者联系方式：Lutx (80437#zj.com)在C语言里面, 将一个浮点数输出到文件中, 可以使用符号%f, 如double a = 0.0;fprintf(fp, "a = %f", a);而如果要从文件中读取一个double类型的浮点数, 就不能用%f, 而要用%lf才可以. 如double a;float b;fscanf(fp, "%f", &a); // 这里得到的a的数值不是所期望的值fscanf(fp, "%lf&
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摘要：转自：http://blog.csdn.net/zeng622peng/article/details/5640615C语言中文件操作文件的基本概念 所谓“文件”是指一组相关数据的有序集合。这个数据集有一个名称，叫做文件名。实际上在前面的各章中我们已经多次使用了文件，例如源程序文件、目标文件、可执行文件、库文件(头文件)等。文件通常是驻留在外部介质(如磁盘等)上的，在使用时才调入内存中来。从不同的角度可对文件作不同的分类。从用户的角度看，文件可分为普通文件和设备文件两种。 普通文件是指驻留在磁盘或其它外部介质上的一个有序数据集，可以是源文件、目标文件、可执行程序；也可以是一组待输入处理的原..
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摘要：转自：http://www.cnblogs.com/because/archive/2012/07/07/2580356.html#include "stdio.h"int main(){ FILE *fp_G,*fp_A,*fp_T,*fp_Out; double g[3]; double a[3]; double t; double tmp=0; fp_G=fopen("E:\\2-DSP\\C6726\\Prj\\Test2\\g.txt","r"); fp_A=fopen("E:\\2-DSP\\C6726\\Prj
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摘要：转自：http://blog.sina.com.cn/s/blog_640bcc390100pt94.html平时只是在simulink下把数据保存到workspace中处理，也就是.mat格式的数据，而CCS下保存的数据格式是.dat的，是十六进制，所以不能直接用load命令来处理，研究了也下，同过下面的方法可以实现。% dat文件是由CCS保存的数据文件clc;clear all;close all;I = importdata('11.dat');[M,N] = size(I);B=cell2mat(I);%计算aa=B(:,3:6)bb=hex2dec(aa)plot(
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摘要：转自：http://blog.csdn.net/bird67/article/details/2547012CCS“探针”使用的数据文件格式调试器读写数据时使用下列文件格式：公共目标文件格式（COFF） 二进制CCS数据文件格式 文本公共目标文件格式（COFF）（略）CCS数据文件格式纯文本格式，采用一行信息头，后面每行存储一个数据。数据可以是以下格式：十六进制整型长整型浮点型信息头语法如下：MagicNumber Format StartingAddress PageNum LengthMagicNumber固定为1651。Format一个1到4的数，指示文件数据的格式。这个数代表一个数据是
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