01 2013 档案
摘要：转自：http://langhebw.blog.163.com/blog/static/1132586482011517382379/最近在学习有关FPGA方面的知识，在看一些FPGA的datasheet时，看到fan-out和fan-in这样的字眼，乍一看还真不知所云，继续往下看还是云里雾里，于是用Google在线翻译了一下，上面赫然是扇入扇出，不用想，电子设计方面怎么会有这么俗的词，还“扇”呢。刚开始不以为然，后来在求知欲的驱使下，就以扇入扇出为关键字在网上开始艰难搜寻。别说这一找，还真找到不少资料呢，看了网上那些大侠们的解释，我才恍然大悟，原来Google并没有翻译错，而是自己太孤陋寡闻
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摘要：转自：http://china.xilinx.com/support/answers/45668.htm疑问描述How do you run Post Synthesis Simulation in ISE Project Navigator?解决方案Follow these steps to run simulation:Create the project in ISE Project Navigator and add all the required modules including the testbench.Set the module (DUT)you want to perf
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摘要：转自：http://china.xilinx.com/support/answers/33423.htm疑问描述When I launch a simulation the GUI comes up, but shortly during elaboration of the design, I receive the following error:11.5 and older releases:"Simulator is abnormally terminated"12.1 and newer releases:"The simulator has termi
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摘要：ISIM仿真warning：下面是其他人遇到的同样的错误，还没有解决。http://forums.xilinx.com/t5/Synthesis/Simulation-and-Compilation-issues-with-Cosine-Sine-LUT-core/td-p/166664http://forums.xilinx.com/t5/Simulation-and-Verification/Post-route-sim-fail/td-p/164932那位大神知道怎么么解决？？
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XST - "WARNING: Xst:766 - file_name (Line #). Generating a Black Box for component <component_name>"
摘要：转自：http://blog.sina.com.cn/s/blog_67be66e30100ra0u.html用Xilinx ISE综合使用了IP核的设计，弹出警告错误AR #29792 - XST - "WARNING:Xst:2211 - "file_name" line #: Instantiating black box module <module_name>"该警告可无视，如想消除，见下DescriptionKeywords: VHDL, EDIF, EDF, EDN, NGO, NGCWhen a "black box
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摘要：转自：http://www.cnblogs.com/lanlingshan/archive/2012/02/14/2351090.html在测控、仪器仪表、语音信号处理和图像通信领域中往往需要多处理器分工完成数字信号处理（DSP）算法和与外部系统的通信、控制、数据采集和人机接口功能。在多机系统中，CPU之间的通信常采用以下几种方式：（1）串行通信。这种方式相对简单，由于受到波特率的限制，在不同档次单片机之间需要通信业务大的场合得不到很好的通信效果。（2）并行通信。利用CPU的I/O功能在CPU之间增加缓冲器或锁存器实现双机通信。通信性能较串行通信有所提高，但仍然得不到理想的效果。（3）利用共享
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摘要：技术无极-创意无限的博客：http://www.eetop.cn/blog/html/81/881881.htm点击打开链接
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摘要：转自：http://blog.csdn.net/code_robot/article/details/6881859Thecombination of industry-leading performance and capacity with thebest integrated debug and analysis environment makes ModelSim thesimulator of choice for both ASIC and FPGAdesign.Combining single kernelsimulator (SKS) technology with a uni
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DSP Tools, System Generator for DSP, AccelDSP - Which versions of System Generator for DSP and Accel
摘要：源自：http://www.xilinx.com/support/answers/17966.htmDescriptionWhich versions of the Xilinx DSP, System Generator for DSP, and AccelDSP synthesis tools are compatible with which versions of the ISE design tools and MATLAB?Which versions of MATLAB and other dependent tools are supported by each release
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摘要：有几种方法：1.最简单的方法是通过软件easyBCD进行卸载easyBCD可以说是双系统必备的一款软件，通过该软件可以进行系统引导/启动项的管理。卸载分两步完成:第一步：通过该软件删除要卸载的系统的引导项；第二步：删除要卸载系统的安装文件该方法是我亲自试过的，很好用。注意：只删除系统的安装文件，并不能去除开机启动项2.另外，就是通过安装盘进行卸载：具体见：http://www.ludashi.com/html/20100401/554.html双系统下怎么删除win7注意：其中的安装光盘必须是系统原盘，ghost版不行。当然还有其他方法，网上很多，具体可根据自己情况来选择。
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摘要：转自：http://bbs.21ic.com/forum.php?mod=viewthread&tid=278340GSM版主的整理：System Generator for DSP 13.1Operating System Support:Windows 7Windows XPWindows VistaRed Hat Linux 4u7Red Hat Linux 5u2SUSE Linux 10.1* Support for 32-bit and 64-bit on all OSRequired:ISE Design Suite 13.1 Logic EditionMATLAB R2
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摘要：转自：http://www.cnblogs.com/shengansong/archive/2011/05/23/2054414.html流水线技术原理和Verilog HDL实现所谓流水线处理，如同生产装配线一样，将操作执行工作量分成若干个时间上均衡的操作段，从流水线的起点连续地输入，流水线的各操作段以重叠方式执行。这使得操作执行速度只与流水线输入的速度有关，而与处理所需的时间无关。这样，在理想的流水操作状态下，其运行效率很高。 如果某个设计的处理流程分为若干步骤，而且整个数据处理是单流向的，即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以采用流水线设计方法来提高系统的工作
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摘要：转自：http://www.cnblogs.com/hclmcu/archive/2010/08/27/1810419.html俗话说“授之鱼不如授之以渔”，看到这边有人要资料有人送资料的，其实论坛不更应该是一个交流的空间么？那就让找资料更有效率一点，让大家花更多时间来交流吧。言归正传，写这篇文章主要想介绍Xilinx各种资料的找法、分类方法和什么问题该看哪些资料。限于经验，难免有错漏，希望大家指出错误并继续补充。Xilinx的软件主要是ISE, EDK, ChipScope Pro, System Generator, PlanAhead, ModelSim，如果要算上AccelDSP也凑合
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