随笔分类 - verilog语法
摘要：保存数据为有符号数
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摘要：逻辑相等（==），与逻辑全等（===）的区别是：当进行相等运算时，两个操作数必须逐位相等，期比较结果才为1（真），如果这些位是不定态（X）或高祖态（Z），其相等比较的结果就会是不定值；而进行全等运算时，对不定或高阻状态也进行比较，当两个操作数完全一致时，其结果才为1，否则为0.如，设A= 8'B1101_XX01，B=8'B1101_XX01则A==B 运算结果为X；A===B 运算结果为1
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摘要：以下来自百度知道：http://zhidao.baidu.com/question/420476218.html按位是二元操作符，是将操作符两边的操作数进行 操作符所规定的运算 ，例如：a & b(a=1,b=1),出来结果为1；归约是一元操作符，是将操作数的几个bit位当成1bit的操作数进行操作符所规定的运算，例如：a=4’b1101，则 &a= 1&1&0&1 =0具体到程序综合的时候，综合工具会根据你操作数的多少来区分你的意图以下来自：http://www.dzsc.com/data/html/2007-4-30/28721.html归约操作符在
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摘要：Verilog-2001 added the much-heralded @* combinational sensitivity list token. Although thecombinational sensitivy list could be written using any of the following styles:always @*always @(*)always @( * )always @ ( * )or any other combination of the characters @ ( * ) with or without white space, the
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摘要：以下内容源自网络。SystemVerilog语言简介SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Accellera开发，它主要定位在芯片的实现和验证流程上，并为系统级的设计流程提供了强大的连接能力。下面我们从几个方面对SystemVerilog所作的增强进行简要的介绍，期望能够通过这个介绍使大家对SystemVe
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摘要：1.always@后面内容是敏感变量，always@(*)里面的敏感变量为*，意思是说敏感变量由综合器根据always里面的输入变量自动添加，不用自己考虑。 2.如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行，比如testbench里面产生50Mhz的时钟就(假设时间尺度是1ns）可以写成 always #20 CLK_50Mhz = ～CLK_50Mhz;
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摘要：转自：http://yj62827856.blog.163.com/blog/static/1770911742011919101252687/有机会看下defparam的语法了：如下：当一个模块引用另外一个模块时，高层模块可以改变低层模块用parameter定义的参数值，改变低层模块的参数值可采用以下两种方式： 1)defparam 重定义参数 语法：defparam path_name = value ; 低层模块的参数可以通过层次路径名重新定义，如下例：module top ( .....)input....;output....;defparam U1 . Para1 = 10 ...
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