文章分类 - FPGA综合技术
摘要：2013-06-23 22:06:17转自：http://blog.sina.com.cn/s/blog_679f9356010115gs.华为-ASIC工程师需具备的几个技能
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摘要：2013-06-23 19:10:05转自：http://www.cnblogs.com/youngforever/admin/EditArticles.aspx?opt=1最近公司在做Planahead的xilinx大学计划部的材料更新工作，本版有幸能够更进一步接触Planahead工具，之前一直听说PlanAhead拥有强大的设计环境和分析工具，提供了一个按钮式的RTL到比特流(RTL-to- bitstream)的设计流程，该流程拥有全新的、增强的用户界面和项目管理功能。此外，通过布局规划、运行多种不同实现策略，图形化浏览层层次结构，快速时序分析，以及基于模块的实现方式，让客户最大限度地
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摘要：http://blog.sina.com.cn/s/blog_9a04a2ad01011573.htmlPlanAhead这个软件出现在ISE工具包里已经很久了。具体是什么时候集成进去的，我也不去深究了。但是，在ISE12里，PlanAhead的功能出现了很大的变化，不再仅仅是过去的约束软件，而是加入了RTL Design(Synthesize)，Netlist Design(Implement)，等传统上Project Navigator中的功能。现在，在PlanAhead中即可进行全部的FPGA设计。据称，Xilinx可能在14或者以后的版本中，取消Project Navigator。那么
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摘要：转自：http://blog.csdn.net/xiangyuqxq/article/details/7272314我们的设计需要多大容量的芯片？我们的设计能跑多快？这是经常困扰工程师的两个问题。对于前一个问题，我们可能还能先以一个比较大的芯片实现原型，待原型完成再选用大小合适的芯片实现。对于后者，我们需要一个比较精确的预估，我们的设计能跑50M，100M 还是133M？ 首先让我们先来看看Fmax 是如何计算出来的。图（1）是一个通用的模型用来计算FPGA的。我们可以看出，Fmax 受Tsu ， Tco ， Tlogic 和 Troute 四个参数影响。（ 由于使用FPGA 全局时钟，时钟.
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摘要：转自：http://www.cnblogs.com/foreveryoung/1.写在前面很早就想写这么篇短文，和大家交流学习的些许经验和心得。但一直有各种干扰，致使一拖再拖，这阵子赶上米国佬过圣诞，咱也忙里偷闲，赶紧把这篇短文码掉。。嘿嘿。2.为什么要写群里时常有新人呈周期性的问诸如，“我该如何学HDL？”，“非阻塞和阻塞有啥区别？”之类的问题。在此，笔者扯两句自己的学习体会，对这些问题一并予以回答。3.English required英文资料不一定能培养出优秀的FPGA工程师，但拒绝英文资料的工程师至多是个合格的工程师。如图所示，纵轴代表综合水平，横轴代表时间，理论决定了由经验带动的水平提
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