梦开始的地方

摘要： 数字系统设计 1、数字电路(Digital Circuit) ：对数字信号进行算术运算和逻辑运算的电路。 2、组合逻辑电路： 组合逻辑电路的输出只依赖于当前输入，与输入历史无关。 高电平、低电平----二值逻辑 二-十进制码（BCD码-Binary-Coded-Decimal）： 8421BCD码、2421码、余3码 格雷码：相邻的两个码组之间仅有一位不同 十进制数 8421BCD码 余3码 格雷码 0 0000 0011 0000 1 0001 0100 0001 2 0010... 阅读全文

摘要： FPGA主要应用： 1、逻辑控制（逻辑接口领域） 传统方向,主要用于通信设备的高速接口电路设计，用FPGA处理高速接口的协议，并完成高速的数据收发和交换。FPGA最初以及到目前最广的应用就是在通信领域，一方面通信领域需要高速的通信协议处理方式，另一方面通信协议随时在修改，非常不适合做成专门的芯片。因此能够灵活改变功能的FPGA成为首选,到目前为止FPGA的一半以上的应用也是在通信行业。 2、算法实现（信号处理、图像处理） 数字信号处理方向或者数学计算方向，很大程度上这一方向已经大大超出了信号处理的范畴。在这一方向要求FPGA设计者有一定的数学功底，能够理解并改进较为复杂的... 阅读全文

摘要： 1、不熟悉FPGA的内部结构，不了解可编程逻辑器件的基本原理。 FPGA为什么是可以编程的？恐怕很多菜鸟不知道，他们也不想知道。因为他们觉得这是无关紧要的。他们潜意识的认为可编程嘛，肯定就是像写软件一样啦。软件编程的思想根深蒂固，看到Verilog或者VHDL就像看到C语言或者其它软件编程语言一样。一条条的读，一条条的分析。如果这些菜鸟们始终拒绝去了解为什么FPGA是可以编程的，不去了解FPGA... 阅读全文

摘要： 1.Found clock-sensitive change during active clock edge at time <time> on register "<name>" 原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。 措施：编辑vector source file 2.Verilog HDL assignment warning at <location>: truncated value wi 阅读全文

摘要： 数字系统设计3、时序逻辑电路基本存储元件：锁存器和触发器。1. R-S锁存器（高电平输入置位清零）:采用或非门实现的S-R锁存器。S-R锁存器具有两个输入信号R和S，两个输出信号Q和Qn，其中Qn是Q的反变量。如果S和R都是 0，则电路类似一个双稳态器件，Q=0 或者Q=1。R或S的改变使锁存器进入一个确定的状态。S=1，会输出Q变为1，称为置位S；R=1 会使输出Q=0，称为复位或者清零Q。如果S或者R无效(变为 0)，锁存器将保持原来状态不变。 时序图中采用箭头表示因果关系：R-S锁存器电路符号：R-S锁存器的时序参数定义：从输入信号发生改变开始到输出信号响应此变化为止所需要的时间，定义为 阅读全文

摘要： 数字系统设计1、数字电路(Digital Circuit) ：对数字信号进行算术运算和逻辑运算的电路。2、组合逻辑电路： 组合逻辑电路的输出只依赖于当前输入，与输入历史无关。 高电平、低电平----二值逻辑 二-十进制码（BCD码-Binary-Coded-Decimal）： 8421BCD码、2421码、余3码 格雷码：相邻的两个码组之间仅有一位不同 十进制数 8421BCD码 余3码 格雷码 0 0000 0011 0000 1 0001 0100 0001 2 0010 0101 0011 3 ... 阅读全文