摘要：
1.SDRAM的burst mode：SDRAM是一种命令型动作的设备，就算读写资料只有一个也要先下命令才可以用，为了增加工作效率，就产生了一种传送一个命令，写多个数据的模式，这就是burst mode。burst mode是一种利用内部列地址发生器来工作的高速读写模式，只要设置最开始的列地址，后面的地址就可以通过内部的列地址发生器来自动生成。2.为什么要做precharge动作？ 关闭正在作用的SDRAM bank，算是一种结束命令，后面可以下新的命令。我想这是和SDRAM内部管理有关。(这是从网上查到的，感觉不够详细，也不太理解)3.自动刷新功能？动态存储器（Dynamic RAM）都存在 阅读全文
摘要：
完整请移步： (原創) 如何處理signed integer的加法運算與overflow? (SOC) (Verilog)二進位Signed加法運算Summary根據之前三個實際的例子，我們得到以下結論m bit + m bit => (m+1) bitm bit + n bit => (m+1) bit，其中n < mm bit與n bit都必須先做signed extension到(m+1) bit才能相加若結果有到(m+2) bit則忽略之，實際的結果為(m+1) bit若Sum[m+1] ^ Sum[m]為1，表示有overflow若Sum[m+1]為0且Sum[m] 阅读全文
摘要：
Verilog阻塞与非阻塞赋值使用要点原文链接：http://hi.baidu.com/52017/item/ff5aa1d0434069312b35c79f越是看似简单、经常接触的。我们越是不知其所以然。这就是我写本文的原因。 阻塞和非阻塞赋值一般使用在进程中，包括always和initial进程、assign赋值等操作中。 在Verilog HDL中，描述进程的基本语句是always和initial。always过程反复执行其中的块语句，而initial过程语句只执行一次。此外，一个assign赋值语句，一个实例元件的调用也都是一个独立的进程。 进程只有两种状态，即... 阅读全文
摘要：
http://www.cnblogs.com/oomusou/archive/2012/01/29/verilog_else.htmlAbstract在Verilog中，always block可以用來代表Flip-Flop, Combination Logic與Latch，本文比較在不寫else下，always block所代表的電路。Introduction在C語言裡，省略else只是代表不處理而；已但在Verilog裡，省略else所代表的是不同的電路。always@(a or b or en) if (en) c = a & b;在combination logic中省略els 阅读全文
摘要：
http://blog.chinaunix.net/uid-25553717-id-3286143.html1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状 态，而不是等于数据输入端D的值。这段时间称为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上，但是稳定到0或者1，是随机的，与输入 阅读全文