先学习一下matlab中CRC函数。 语法如下： h = crc.generator(‘Polynomial', polynomial, ‘param1', val1, etc.) 再看一个例子就比较好容易理解， Polynomial指的是CRC的生成多项式，上面的是二进制表示，同样可以用十六进制表 Read More
以前学过的数据结构课，貌似已经忘得一干二净了，偶然又翻起，书中最后一章详细介绍了7种排序算法，现在对其中4种做个总结。（为啥只总结4种，当然是因为偷懒，只想总结简单又常用的！） 先贴一张排序分类图： 1.冒泡法： 演示效果： C代码：（指针p指向待排序列的首地址，length是待排序列的总长度，下同 Read More
本人平时主要接触的是FPGA设计，最近找工作发现有些企业要求会画PCB电路，所以开始学习相关工具软件。主流软件是Altium Designer，PADS和Cadence这三个。 三大工具的用途： AD：高校、研究所，野鸡公司（此说法来自网络）。 PADS：小型电子产品设计公司。 Cadence：复杂 Read More
[转载]https://blog.csdn.net/lijiuyangzilsc/article/details/50879545 数字芯片和FPGA的验证。主要是其中的功能仿真和时序仿真。验证中通常要搭建一个完整的测试平台和写所需要测试用例。而verilog这种硬件描述语言是出于可综合成电路的目的 Read More
最近由于项目需要，要将bit文件固化到zedboard的flash中，使程序上电自启，断电不丢失。 我们知道，一般板级调试的时候都是直接下载bit流到FPGA就行，固化到Flash的话，也是先生成.mcs文件，然后下载到Flash即可。 但是在经过反复尝试之后，发现对zynq系列好像行不通。 why Read More
1.对于同步fifo，每100个cycle可以写入80个数据，每10个cycle可以读出8个数据，fifo的深度至少为？ 2.如果只使用2选1mux完成异或逻辑，至少需要几个mux？ 一开始想到的答案如下，需要3个，未详加验证： 后来经人指正发现确实不太对，纠正为至少需要两个，如下图： 3.在对信号 Read More
1.Makefile问题 以此为例： （1）第4行和第6行的make前面一定是用Tab分隔符； （2）$和(KERN_SRC)之间没有空格，KERN_SRC为内核路径，名字可以随便起；（内核一定要是已经编译过的） （3）原来的写法是M='pwd'，但是时间过程中行不通，后来改为M=$(pwd)也不行 Read More
该文被密码保护。 Read More
OC门，又称集电极开路门，Open Collector。 为什么引入OC门？实际使用中,有时需要两个或两个以上与非门的输出端连接在同一条导线上，将这些与非门上的数据（状态电平）用同一条导线输送出去。因此，需要一种新的与非门电路--OC门来实现“线与逻辑”。 OC门主要用于3个方面：（1）实现线与逻辑 Read More
AND 与门；OR 或门；INV 非门；NAND 与非门；NOR 或非门；XOR 异或门；XNOR 同或门；MUX 数据选择器； 1.使用一个inv和一个二选一mux实现 异或。 2. 三态门（常用于inout端口）。 3. 用波形表示D触发器的功能 4. 亚稳态 4.1 何为亚稳态 （1）在时钟上 Read More