02 2025 档案

摘要:逻辑设计中将所有同步元件(例如触发器和RAM等)使用相同时钟信号的部分称为时钟域。 退出亚稳态所需的时间被称为resolution Time(Tr)。 由于建立时间的违反,寄存器的输出电压可能是代表逻辑高、逻辑低,甚至更糟糕的是介于逻辑高和逻辑低之间的电压。 亚稳态是指触发器无法在特定时间内达到已知 阅读全文
posted @ 2025-02-23 14:31 JixiangYin 编辑
摘要:代码 module tb_asyn_fifo #( parameter WIDTH = 16, parameter DEPTH = 8 )( input w_clk, input r_clk, input [WIDTH-1:0] w_data, input wr_en, input re_en, i 阅读全文
posted @ 2025-02-22 20:00 JixiangYin 编辑
摘要:高位扩展法 module sync_fifo_ptr #( parameter DEPTH = 16, parameter WIDTH = 8 )( input wire clk, input wire rst_n, input wire i_wen, input wire [WIDTH-1:0] 阅读全文
posted @ 2025-02-21 14:56 JixiangYin 编辑
摘要:一、计数器 代码 module sync_fifo_cnt #( parameter DEPTH = 8, parameter WIDTH = 8 )( input wire clk, input wire rst_n, input wire i_wen, input wire [WIDTH-1:0 阅读全文
posted @ 2025-02-20 19:51 JixiangYin 编辑
摘要:跨时钟域(Clock Domain Crossing, CDC)是指设计中存在着两个或两个以上异步时钟域,跨时钟域设计问题目前是逻辑设计者经常面临的问题,解决这类问题的方法被称为CDC技术,即跨时钟域技术。 时钟域 单一时钟域:所谓单一时钟域,是指只有一个独立的网络可以驱动整个设计中所有触发器的时钟 阅读全文
posted @ 2025-02-20 15:39 JixiangYin 编辑
摘要:一、基本的概念 建立时间和保持时间 建立时间:建立时间(setup time)是指在触发器的时钟信号上升沿到来之前,数据稳定不变的时间。 保持时间:保持时间(hold)是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间。 example 关于建立时间保持时间的考虑 题目:时钟周期为T,触发器D 阅读全文
posted @ 2025-02-19 20:13 JixiangYin 编辑
摘要:一、有限状态机FSM(Finite State Machine) 组成:输入、状态、状态转移条件、输出 两类: Mealy状态机:时序逻辑的输出不仅取决于当前状态,还与输入有关; Moore状态机:时序逻辑的输出只与当前状态有关。 设计步骤: 1、逻辑抽象,得到状态转移图:确定输入、输出、状态变量、 阅读全文
posted @ 2025-02-17 19:27 JixiangYin 编辑
摘要:一、IP核配置步骤 1、打开Vivado IP Catalog 在Vivado工程中,右键点击IP Catalog,搜索"Shift Register"。 2、选择RAM-based Shift Register 双击打开配置界面。 3、关键参数设置 Component Name: shift_re 阅读全文
posted @ 2025-02-09 20:06 JixiangYin 编辑

点击右上角即可分享
微信分享提示