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基于Xilinx RAM-based Shift Register IP核实现双抽头移位寄存器(shift_register_2taps)
JixiangYin 2025-02-09 20:06
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FPGA跨时钟域设计
JixiangYin 2025-02-19 20:13
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verilog实现FIFO(2)
JixiangYin 2025-02-21 14:56
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FPGA之跨时钟域问题
JixiangYin 2025-02-20 15:39
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