摘要：
AHB-Lite的硬件架构可以分为四部分，分别是Master、Slave、Decoder、MUX。 Maeter信号： Name Destination Description HADDR[31:0] slave和decoder 32bit的地址总线（不是严格限制为32bit） HBURST[2:0 阅读全文
posted @ 2025-03-17 12:17
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摘要：
目录 AMBA总线概述 AHB APB 不同IP之间的互联 什么是总线： 系统芯片中各个模块之间需要有接口来连接 总线作为子系统之间共享的通信链路 优点： 低成本、方便易用 缺点： 会造成性能瓶颈 一、AMBA总线概述 Advanced Microcontroller Bus Architectur 阅读全文
posted @ 2025-03-14 14:46
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摘要：
PCI （Peripheral Component Interface外设组件接口） 1.1 PCI-X简介 PCI-X对PCI的软件和硬件都能做到向后兼容，同时PCI-X还能提供更好的性能和更高的效率。 为了在不改变PCI信号传输模型的基础上达到更高的速率，PCI-X使用了几个技巧来改善总线时序。 阅读全文
posted @ 2025-03-07 23:04
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摘要：
简介： OV5640的功能框架如图： 增益放大器（AMP）以及ISP等可以通过寄存器（registers）来配置，配置寄存器的接口就是SCCB接口，该接口协议兼容IIC协议。 SCCB （Serial Camera Control Bus）串行摄像头控制总线。该总线控制着摄像头大部分的功能，包括图像 阅读全文
posted @ 2025-03-04 21:46
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摘要：
AXI 总线概述 AXI协议是一种高性能、高带宽、低延迟的片内总线，具有如下特点： 1、总线的地址/控制和数据通道是分离的； 2、支持不对齐的数据传输； 3、支持突发传输，突发传输过程中只需要首地址； 4、具有分离的读/写数据通道； 5、支持显著传输访问和乱序访问； 6、更加容易进行时序收敛 在ZY 阅读全文
posted @ 2025-02-27 10:12
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摘要：
VIVADO约束 1、物理约束：I/O 2、时序约束： VIVADO在做时序分析时，默认的条件: 1、VIVADO默认所有的时钟都是有关系的，都是同步的，都做时序分析 2、如果有异步时钟，需要进行异步时钟约束 时钟类型:见https://www.cnblogs.com/yjxmike/p/18739 阅读全文
posted @ 2025-02-26 21:53
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同步时钟 定义： 时钟同源（即相位相同或者相位差固定）且频率比为整数倍的两个时钟为同步时钟。 分类： 1、同频同相：此类时钟间数据传输只要满足正常的建立时间和保持时间即可，不需要特殊的同步设计。 2、同频不同相（固定相位差）：此类时钟可以理解为同源时钟下两个时钟因路径不同而导致的偏移，只要控制两个时 阅读全文
posted @ 2025-02-26 20:32
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异步复位 当rst_async_n有效时，第一个D触发器的输出是低电平，第二个D触发器的输出rst_sync_n也是低电平，方框2中的异步复位端口有效，输出被复位。 同步释放 假设rst_async_n撤除时发生在clk上升沿，如果不加此电路则可能发生亚稳态事件。加上此电路以后，假设第一级D触发器c 阅读全文
posted @ 2025-02-26 11:12
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外部输入数据流通过 输入数据流选择单元 流入到 数据缓存模块，比较常用的存储单元有双口RAM，FIFO，SDRAM等。 第一个缓冲周期：数据流通过“输入数据流选择单元”将数据写入到“数据缓冲模块1”。写完之后进入第二个缓冲周期。 第二个缓冲周期：数据流通过“输入数据流选择单元”将数据写入到“数据缓冲 阅读全文
posted @ 2025-02-26 11:09
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概念： 建立时间（Tsu）：触发器在时钟上升沿到来之前，其输入端数据必须保持不变的时间； 建立时间决定了该触发器之间的组合逻辑的最大延迟。 保持时间（Th）：触发器在时钟上升沿到来之后，其输入端数据必须保持不变的时间； 保持时间决定了改触发器之间的组合逻辑的最小延迟。 图中可以看到，时钟信号直接作用 阅读全文
posted @ 2025-02-25 21:28
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