【基本知识】verilog中 `define 的使用
摘要：
背景： 在最近实战开发中发现：对外部芯片进行初始化时，往往需要定义大量参数。 若直接在module中通过localparam或者parameter进行参数定义的话，会带来两个问题： 1.代码长度增加，不够美观； 2.不利于参数和代码修改； 为了解决这两个问题，我想到了在之前在《verilog数字系统 阅读全文
posted @ 2019-03-25 18:40 要努力做超人 阅读(24753) 评论(2) 推荐(1) 编辑
