Verilog-Latch的产生

避免latch的产生

latch的简介

latch其实就是锁存器，是一种在异步电路系统中，对输入信号电平敏感的单元，用来存储信息。

锁存器在数据未锁存时，输出端的信号随输入信号变化，就像信号通过一个缓冲器，一旦锁存信号有效，则数据被锁存，输入信号不起作用。因此，锁存器也被称为透明锁存器，指的是不锁存时输出对于输入是透明的。

几种产生latch的情况

组合逻辑中if-else条件分支语句缺少else语句

• if-else结构不完整

• 在组合逻辑中，当条件语句中有很多条赋值语句时，每个分支条件下赋值语句的不完整也是会产生 latch。
  其实对每个信号的逻辑拆分来看，这也相当于是 if-else 结构不完整，相关寄存器信号缺少在其他条件下的赋值行为。

避免：避免此类 latch 的方法主要有 2 种，一种是补全 if-else 结构，或者对信号赋初值

但是在时序逻辑中，不完整的 if - else 结构，不会产生 latch。
这是因为，q 寄存器具有存储功能，且其值在时钟的边沿下才会改变，这正是触发器的特性

组合逻辑中case条件分支语句条件未完全列举，且缺少default语句

case 语句产生 latch 的原理几乎和 if 语句一致。在组合逻辑中，当 case 选项列表不全且没有加 default 关键字，或有多个赋值语句不完整时，也会产生 latch

当然，消除此种 latch 的方法也是 2 种，将 case 选项列表补充完整，或对信号赋初值。

组合逻辑中输出变量赋值给自己

在组合逻辑中，如果一个信号的赋值源头有其信号本身，或者判断条件中有其信号本身的逻辑，则也会产生 latch。因为此时信号也需要具有存储功能，但是没有时钟驱动。此类问题在 if 语句、case 语句、问号表达式中都可能出现。

避免：避免此类 Latch 的方法，就只有一种，即在组合逻辑中避免这种写法，信号不要给信号自己赋值，且不要用赋值信号本身参与判断条件逻辑。