e203 sirv_gnrl_fifo
该文被密码保护。 阅读全文
posted @ 2020-03-20 16:06 yiyedada 阅读(1) 评论(0) 推荐(0) 编辑
e203 oitf
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posted @ 2020-03-20 14:13 yiyedada 阅读(0) 评论(0) 推荐(0) 编辑
verilog基础---避免产生latch的always组合逻辑写法
摘要：
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posted @ 2020-03-19 15:07 yiyedada 阅读(419) 评论(0) 推荐(0) 编辑
excel坐标图办法
摘要：
excel版本：专业版2019 原始excel表格 点击插入，二维柱状图，即出现原始的坐标图 接下来一步一步改成论文中可以使用的格式 1.点击图右上角的+号，选择坐标轴标题，填入坐标轴标题 2.双击图形，选择图标选项，垂直轴，在边框栏选择实线 同样，选择水平轴，在边框栏选择实线 3.坐标轴选项，垂直 阅读全文
posted @ 2020-03-15 15:54 yiyedada 阅读(1573) 评论(0) 推荐(0) 编辑
verdi查看二维数组
摘要：
我自己的经验是只要在top中加入：$fsdbDumpMDA(); 即可 阅读全文
posted @ 2020-03-12 19:00 yiyedada 阅读(1999) 评论(0) 推荐(0) 编辑
UVM Primer - UVM Evn
摘要：
在本章, 我们会把验证平台的结构跟功能进行分离。我们要添加另外一个用于搭建验证平台的类 uvm_env。然后我们会看到测试用例怎么跟这个类通过 factory来通信 tinyalu_pkg.sv package tinyalu_pkg; import uvm_pkg::*; `include "uv 阅读全文
posted @ 2020-02-28 10:40 yiyedada 阅读(294) 评论(0) 推荐(0) 编辑
UVM Primer - UVM Component
摘要：
基础知识 uvm_component有两大特性，一是通过在new的时候指定parent参数来形成一种树形的组织结构，二是有phase的自动执行特点 要用UVM 干活 , 你需要自如的定义和例化 UVM 组件 . 这里是步骤 第 1 步 : 从 uvm_component 类或其子类继承定义你的组件 阅读全文
posted @ 2020-02-27 16:12 yiyedada 阅读(643) 评论(0) 推荐(0) 编辑
UVM Primer - UVM test
摘要：
tinyalu_pkg.sv package tinyalu_pkg; import uvm_pkg::*; `include "uvm_macros.svh" typedef enum bit[2:0] {no_op = 3'b000, add_op = 3'b001, and_op = 3'b0 阅读全文
posted @ 2020-02-27 11:20 yiyedada 阅读(495) 评论(0) 推荐(0) 编辑
UVM Primer - 面向对象的验证平台
摘要：
tinyalu_pkg.sv 在搭建基于对象的验证平台的时候，我们把所有的类定义和共享资源都放在SystemVerilog 包里。用了package就可以在多个module中共享类和变量定义了。当你引入package时，你可以访问package中所有的定义和声明的数据 package tinyalu 阅读全文
posted @ 2020-02-26 20:39 yiyedada 阅读(383) 评论(0) 推荐(0) 编辑
