DC针对pipeline的优化

set_optimize_register    true

compile  -ultra

 

调整pipleline各级的组合逻辑，使得各级组合逻辑的延迟跟接近

 

 

对非pipeline进行优化：

register retiming

 

set_dont_retime限制retime优化

 

.svf储存了设计中的更改信息，是交给形式验证工具使用的

 

check_timing用来检查约束是否完整

 

report_timing在综合之后，用来检查综合之后的设计是否有违规

-input_pins加上这个选项，会分别报告线延迟+单元延迟，不加是在一起