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1. warning: suggest parentheses around comparison in operand of '&' 分析： &运算符的优先级较低，低于==和！=运算符。 solution: 在&比较之后，加一个括号。 demo: 错误： 正确： 阅读全文
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跑马灯实验的第一部分记录： 1. vivado 2018.2的HLS在跑C/RTL co-simulation的时候，一直报错，不论是用modelsim 还是vivado自带的similator。使用vivado 2015.4的HLS没有问题。 2. modelsim 我用的是10.1c版本，viv 阅读全文
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OpenCV 图像处理是基于存储器帧缓存而构建的， 它总是假设视频帧数据存放在外部 DDR 存储器中。 由于处理器的小容量高速缓存性能的限制， 因此， OpenCV 访问局部图像性能较差。 并且， 从性能的角度来说， 基于 OpenCV 设计的架构比较复杂， 功耗更高。 在对分辨率或帧速率要求低， 阅读全文
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总结Zynq-7000器件的PS上的串口中断，为FreeRTOS中断实验做准备。 阅读全文
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总结Zynq-7000的PL发送给PS一个中断请求，为FreeRTOS中断做准备。 UG585的P225显示了系统的中断框图，如下图所示。 图：ZYNQ器件的中断框图 UG585的P227画出来中断控制器的框图，如下图所示。PL 到 PS 部分的中断经过 ICD 控制器分发器后同时进入 CPU1 和 阅读全文
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总结Zynq-7000 这款器件中的Timer定时器中断，为FreeRTOS中断做准备。在 ZYNQ 的纯 PS 里实现私有定时器中断。 每隔一秒中断一次， 在中断函数里计数加 1， 通过串口打印输出。 私有中断PPI包含： 全局定时器， 私有看门狗定时器， 私有定时器以及来自 PL 的 FIQ/I 阅读全文
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本笔记不记录DMA的Scatter/Gather特性。DMA上有三种总线：AXI4-LIte（对寄存器进行配置），AXI4-Memory Map（用于与内存交互）和AXI4 Stream（用于与外设交互）。在寄存器模式下，寄存器分为两部分：MM2S和S2MM，每个部分包括Control Regist 阅读全文
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软件版本：VIvado HLx 2018.2 从FreeRTOS的官网中下载源代码： https://www.freertos.org/a00104.html 图：FreeRTOS的官网 上图中，点击能支持的MCU，找到Xilinx的，如下图： 图：SupportMCUs 支持Xilinx的页面 可 阅读全文
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本篇笔记中的代码来自：米联科技的教程“第三季第一篇的DMA_LOOP环路测试” 硬件的连接如下图所示： 图：DMA Loop Block Design 橘色的线就是DMA加FIFO组成的一个LOOP循环，红色圈圈是AXI_LITE的控制和两个读写完成的中断。 米联科技教程提供的该测试代码文件是以下四 阅读全文
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这一篇笔记主要记录Procedural，Process，Task and function，Interface和Communication中值得注意的点。 1.Procedural 写testbench的时候，除了tb与硬件交互的地方使用非阻塞赋值，tb里面其他地方一律用阻塞赋值，OK 1 logi 阅读全文