2019年5月26日
【转载】verilog语法之generate语句的基本认识
摘要： 最近在至芯科技的书上看到的，觉得还行吧，给大家分享一下。一、为什么学习generate？在设计中，很多情况下需要编写很多结构相同但是参数不同的赋值语句或者逻辑语句，如果在参数量很大的的情况下，原本的列举就会显得心有余而力不足。c语言中常用for语句来解决此类问题，verilog则为我们提供了gene 阅读全文
posted @ 2019-05-26 11:10 MikeCorleone 阅读(10474) 评论(0) 推荐(1) 编辑