一曲挽歌 - 博客园

FPGA图像处理——缩放&上采样(分辨率提高)

摘要：一、缩放原理图像几何变换又称为图像空间变换，它将一副图像中的坐标位置映射到另一幅图像中的新坐标位置。即一种空间映射关系，需要注意映射过程中的变化参数。图像的几何变换改变了像素的空间位置，建立一种原图像像素与变换后图像像素之间的映射关系。映射关系根据变换方向分为“向前映射”和“向后映射”。向前映射阅读全文

posted @ 2021-05-26 16:49 一曲挽歌阅读(6079) 评论(1) 推荐(2) 编辑

FPGA/IC笔试——杂七杂八

摘要： 1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部阅读全文

posted @ 2021-05-20 19:21 一曲挽歌阅读(1518) 评论(0) 推荐(0) 编辑

FPGA图像处理——镜像&旋转

摘要：一、镜像镜像变换分为水平镜像和竖直镜像。水平镜像即将图像左半部分和右半部分以图像竖直中轴线为中心轴进行对换;而竖直镜像则是将图像上半部分和下半部分以图像水平中轴线为中心轴进行对换，如图所示。具体变换关系参考： FPGA实现图像几何变换：镜像二、旋转旋转一般是指将图像围绕某一指定点旋转一定的角阅读全文

posted @ 2021-05-11 23:45 一曲挽歌阅读(1641) 评论(0) 推荐(0) 编辑

FPGA/IC笔试——汇顶科技

摘要： 1.下面关于PLL电路表述正确的是： A. PLL属于模拟电路，无法用全数字电路实现 B. PLL相对于参考时钟，可以输出分频、倍频、分数频的时钟 C. PLL输入的参考时钟jitter，在PLL输出是会变大，也有可能变小 D. PLL的jitter值等于同步数字电路中clock uncertain 阅读全文

posted @ 2021-04-28 22:22 一曲挽歌阅读(2940) 评论(0) 推荐(0) 编辑

FPGA/IC笔试——联发科

摘要： 4.1 ASIC流程，说出5个以上环节；Verilog说出5个以上keyword。 4.2 用一个mux和一个反相器实现xor，画电路或Verilog代码实现。 module xor_rill ( input a, input b, output z ); assign z = a?(~b):b; 阅读全文

posted @ 2021-04-28 21:44 一曲挽歌阅读(975) 评论(0) 推荐(0) 编辑

FPGA/IC笔试——联芸科技

摘要： 3.1 请解释D触发器和Latch的区别，解释同步复位和异步复位的区别及优缺点。一、D触发器和Latch的区别 Latch有电平触发，非同步控制。在使能信号有效时Latch相当于通路，在使能信号无效时Latch保持输出状态。D触发器由时钟沿触发，同步控制。 Latch容易产生毛刺，D触发器则不易产阅读全文

posted @ 2021-04-28 20:40 一曲挽歌阅读(1305) 评论(0) 推荐(0) 编辑

FPGA/IC笔试——大疆

摘要： 1.对于同步fifo，每100个cycle可以写入80个数据，每10个cycle可以读出8个数据，fifo的深度至少为？写时钟频率 w_clk,读时钟频率 r_clk,写时钟周期里，每B个时钟周期会有A个数据写入FIFO读时钟周期里，每Y个时钟周期会有X个数据读出FIFO则，FIFO的最小深度是？阅读全文

posted @ 2021-04-28 15:21 一曲挽歌阅读(3821) 评论(0) 推荐(1) 编辑

FPGA/IC笔试——NVIDIA

摘要： 1.什么是建立时间、保持时间，如果setup time violation或者hold time violation 应该怎么做？建立时间：是指在触发器的时钟信号采样边沿到来之前，数据保持稳定不变的时间。保持时间：是指在触发器的时钟信号采样边沿到来之后，数据保持稳定不变的时间。 Timing p 阅读全文

posted @ 2021-04-28 10:26 一曲挽歌阅读(688) 评论(0) 推荐(0) 编辑

FPGA/IC笔试——AMD

摘要： 1.1 if A=4’b0011，B=3’b110 and C=4’b1110，then which one is the correct result for expression of {2{~A}}(B[1:0]&C[3:2]) ？ A. 00 B. 01 C. 10 D. 11 ~^A = 阅读全文

posted @ 2021-04-28 10:08 一曲挽歌阅读(785) 评论(0) 推荐(0) 编辑

FPGA/IC笔试——寒武纪

摘要： 1、寄存器如果出现亚稳态，则其亚稳态的持续时间为(D) A、1个时钟周期 B、小于1个时钟周期 C、大于1个时钟周期 D、不确定 2、下列功耗措施哪个可以降低峰值功耗（B） A、Power Gating B、大幅度提高HVT比例 C、静态模块级clock Gating D、Memory shut D 阅读全文

posted @ 2021-04-28 09:53 一曲挽歌阅读(1763) 评论(0) 推荐(0) 编辑