一曲挽歌 - 博客园

FPGA基础——矩阵键盘（FSM）

摘要：题目：请实现对4x4矩阵式键盘的按键识别，假设每次都是单按键输入，需要有去抖功能（持续20ms以上被认为是有效键值），模块时钟频率为1kHz，要求用状态机实现，定义状态，画出状态转移图，并用verilog完整描述该识别模块。矩阵式键盘电路结构参见下图，其中列线1-4由识别模块控制输出，行线5-8为识阅读全文

posted @ 2021-08-04 10:58 一曲挽歌阅读(2012) 评论(0) 推荐(1)

FPGA/IC笔试——华为

摘要： 1. 在Verlog HDL中对于initial语句，说法错误的是（） A. 在仿真过程中只执行一次 B. 可用于给实际电路赋初值 C. 在模拟的0 时刻开始执行 D. 多个 initial 块并行执行答案：B 解析： initial用于TestBench仿真赋值，无法用于实际电路赋值。多个in 阅读全文

posted @ 2021-07-28 21:08 一曲挽歌阅读(5267) 评论(0) 推荐(0)

FPGA基础——时序分析之关键路径

摘要： FPGA时序分析之关键路径（Critical Path）关键路径通常是指同步逻辑电路中，组合逻辑时延最大的路径（这里我认为还需要加上布线的延迟），也就是说关键路径是对设计性能起决定性影响的时序路径。对关键路径进行时序优化，可以直接提高设计性能。对同步逻辑来说，常用的时序优化方法包括Pipelin 阅读全文

posted @ 2021-07-27 11:34 一曲挽歌阅读(3757) 评论(0) 推荐(0)

SV——面向对象编程基础

摘要： 1、OOP术语 a.类(class)：包含变量和子程序(函数或者任务)的基本构建块。Verilog中与之对应的是模块（module）。 b.对象(object)：类的一个实例。在Verilog中，你需要实例化一个模块才能使用它。 c.句柄(handle)：指向对象的指针。在Verilog中，你通过实阅读全文

posted @ 2021-07-15 16:30 一曲挽歌阅读(1330) 评论(0) 推荐(0)

SV——连接设计和测试平台

摘要：验证一个设计需要经过几个步骤：生成输入激励，捕获输出相应，决定对错和衡量进度。要完成这个设计，首先第一步就是如何将DUT（Design Under Test）连接到测试平台。 1.将测试平台和设计分开测试平台的代码独立于设计的代码，设计者需要编写满足规范的代码，而验证工程师需要创建使得设计不满足设阅读全文

posted @ 2021-07-14 22:25 一曲挽歌阅读(1029) 评论(0) 推荐(0)

SV——过程语句和子程序

摘要： 1.过程语句 SystemVerilog从C和C++中引用了很多操作符和语句。下面就来简单介绍几点。 for循环，在for循环中定义循环变量，它的作用范围仅限于循环内部，从而有助于避免一些代码漏洞。for (int i=0；i<10；i++) 自动递增符/自动递减符，++/--，既可作前缀，也可作后阅读全文

posted @ 2021-07-14 17:08 一曲挽歌阅读(1072) 评论(0) 推荐(0)

FPGA/IC笔试——乐鑫2022提前批

摘要：注：提前批题型一般10道选择、5道填空、两道问答(RTL代码) 以下将多次笔试题汇总：一、选择1.以下关于System Verilog的描述，正确的 (D) A：sv中可以用logic代替Verilog中的wire和reg类型（部分条件下不可代替，如：inout型端口只能用wire） B：sv中，阅读全文

posted @ 2021-07-13 15:02 一曲挽歌阅读(4114) 评论(0) 推荐(2)

SV——数据类型

摘要： 1.定宽数组 1.1常量数组一个单引号加大括号来初始化数组，注意这里的单引号不同于编译器指引或宏定义中的单引号。例：初始化一个数组 int ascend [4]='{0,1,2,3}; //对4个元素进行初始化 int descend [5]; descend='{4,3,2,1,0}; //对5 阅读全文

posted @ 2021-07-12 18:13 一曲挽歌阅读(1707) 评论(0) 推荐(0)

杂七杂八

摘要： 1. 有源晶振、无源晶振无源晶振为crystal(晶体)，而有源晶振则叫做oscillator(振荡器)。主要看你应用到的电路，如果有时钟电路，就用无源，否则就用有源。 Ⅰ、引脚不同： 1.无源晶振是有2个引脚的无极性元件，需要借助于时钟电路才能产生振荡信号，自身无法振荡起来； 2.有源晶振有4只阅读全文

posted @ 2021-07-09 11:03 一曲挽歌阅读(416) 评论(0) 推荐(0)

数电——超前进位加法器

摘要：一、串行（行波）进位加法器进行两个4bit的二进制数相加，就要用到4个全加器。那么在进行加法运算时，首先准备好的是1号全加器的3个input。而2、3、4号全加器的Cin全部来自前一个全加器的Cout，只有等到1号全加器运算完毕，2、3、4号全加器才能依次进行进位运算，最终得到结果。这样进位输出阅读全文

posted @ 2021-07-08 20:28 一曲挽歌阅读(6198) 评论(3) 推荐(5)