2021年8月23日

FPGA基础——时序相关概念

摘要: 一、影响亚稳态产生的因素: (1)对于时钟和数据信号,分析setup建立时间和hold保持时间 setup建立时间:在有效的时钟沿来临前,数据需要保持稳定的最短时间,简写为Tsu; hold保持时间:在有效的时钟沿来临后,数据需要保持稳定的最短时间,简写为 Th; (2)对于时钟和异步复位信号,分析 阅读全文

posted @ 2021-08-23 17:24 一曲挽歌 阅读(2017) 评论(1) 推荐(0) 编辑

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